JPH04287573A - 波形等化用ｌｓｉ及び映像信号受信機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ゴ−ストキャンセル（
ＧＣＲ）及び、ＭＵＳＥ信号の波形等化に用いられる波
形等化用ＬＳＩ及びそれを用いた映像信号受信機に関す
る。

【０００２】

【従来の技術】高品位映像信号を帯域圧縮する技術とし
て、多重サブナイキストサンプリングエンコ−ド方式（
ＭＵＳＥ方式）（Ｍｕｌｔｉｐｌｅ　Ｓｕｂ−Ｎｙｑｕ
ｉｓｔ　Ｓａｍｐｌｉｎｇ　Ｅｎｃｏｄｉｎｇ）が、Ｎ
ＨＫ（日本放送協会）により開発され、衛星放送で定時
放送が為されている。

【０００３】このＭＵＳＥ方式は、帯域幅２７ＭＨＺの
衛星放送の１チャンネルで、高品位映像信号を伝送する
為の帯域圧縮方式である。このＭＵＳＥ方式では、高品
位映像信号を帯域圧縮エンコ−ダでサブナイキストサン
プリグ処理を行い帯域幅８．１ＭＨＺの帯域圧縮信号に
変換する。

【０００４】尚、ＭＵＳＥ方式に関しては、以下の文献
に紹介されている。

【０００５】（Ａ）ＮＨＫ技術研究　　昭和６２年第３
９巻第２号　　通巻１７２号　　１８（７６）〜５３（
１１１）頁二宮，大塚，和泉，合志，岩館著，「ＭＵＳ
Ｅ方式の開発」（Ｂ）日経マグロウヒル社発行の雑誌「
日経エレクトロニクス，１９８７年１１月２日号、Ｎｏ
．４３３」１８９頁〜２１２頁，二宮著，「衛星を使う
ハイビジョン放送の伝送方式ＭＵＳＥ」 このＭＵＳＥ信号の波形等化について、説明する。

【０００６】ＭＵＳＥ信号は、波形等化の為のトレ−ニ
ング信号が、予かじめ送信側で挿入付加されている。

【０００７】このトレ−ニング信号は、ＶＩＴ信号（Ｖ
ｅｒｔｉｃａｌ　Ｉｎｔｅｒｖａｌ　Ｔｅｓｔ　Ｓｉｇ
ｎａｌ）（ＶＩ受信側では、このＭＵＳＥ信号を、アナ
ログ／デジタル変換した後、ＶＩＴ信号の応答波形を取
り込み、理想的なインパルスレスポンスとの誤差が少な
く成るように、受信側の等化フィルタの特性を操作する
ことにより、伝送路の特性を等化する。

【０００８】ＭＵＳＥ信号用の波形等化装置は、「１９
８９年　　電子情報通信学会春季全国大会講演論文集　
　分冊３　３−２９０　　講演Ｎｏ．Ｂ−５８４」　に
も示されている。

【０００９】波形等化を行う従来のＭＵＳＥ信号受信機
の概要を図１を参照しつつ簡単に説明する。

【００１０】（１０）は伝送されたＭＵＳＥ信号が入力
される入力端子である。

【００１１】（１２）はＡ／Ｄ変換器である。

【００１２】（１４）はＰＬＬ同期クロック回路である
。このＰＬＬ同期クロック回路（１４）は、１６．２Ｍ
Ｈｚのリサンプルクロックを作成する。尚、高精度の波
形等化を行うための３２．４ＭＨｚのリサンプルクロッ
クを作成してもよい。また、このＰＬＬ同期クロック回
路（１４）は、フ−レムパルス（ＦＰ）、ラインパルス
（ＨＰ）を出力する。このフ−レムパルス、ラインパル
スは後段の回路（２８）（３２）のタイミング制御に使
用される。

【００１３】（１５）はトランスバ−サルフィルタ（以
下、ＴＶＦと称す）である。

【００１４】（１６）は波形等化用ＬＳＩである。

【００１５】（１６ａ）は、クロック信号入力端子であ
る。

【００１６】（１６ｂ）は、デジタル映像信号入力端子
である。

【００１７】（１６ｃ）は、デジタル映像信号出力端子
である。

【００１８】（１６ｄ）は、タップ係数入力端子である
。

【００１９】前述のＴＶＦ（１５）は、クロック信号に
より映像信号を遅延する遅延回路（１８）と演算回路（
２０）とを、備える。この遅延回路（１８）は、４個の
デ−タラッチ回路（２２〜２２）を備える。また、演算
回路（２０）は、５個の乗算器（２４〜２４）と加算器
（２６）を備える。

【００２０】（２８）は、ＴＶＦ（１５）からの出力信
号のうちＶＩＴ信号期間の映像信号デ−タを記憶するＶ
ＩＴメモリである。このＶＩＴメモリ（２８）はフレ−
ムパルス、ラインパルスより記憶動作タイミングが制御
される。

【００２１】（３０）は、マイクロコンピュータからな
る等化演算処理回路である。この等化演算処理回路（３
０）は、あらかじめ記憶された理想ＶＩＴ信号のデ−タ
と、ＶＩＴメモリ（２８）から読み出したデ−タとを、
比較・演算して、等化のためのＴＶＦ（１５）の乗算器
（２４〜２４）の各タップ係数を導出する。各乗算器（
２４〜２４）は、等化演算処理回路（３０）からの出力
により、このタップ係数の乗算を行う。

【００２２】（３２）は、ＭＵＳＥ信号処理回路であり
、ＭＵＳＥ信号をハイビジョン信号に変換するための処
理を行う。

【００２３】尚、説明を簡略化するために、この従来例
のＴＶＦ（１５）は、５タップのフィルタであるが、Ｍ
ＵＳＥ信号の場合は、少なくとも３３タップぐらいは必
要である。また、ＧＣＲ場合は、１００〜２００タップ
必要であるので、波形等化用ＬＳＩを数個直列に接続す
る。

【００２４】上記動作を説明する。

【００２５】伝送路中で歪みを受けたＭＵＳＥ信号が、
入力端子（１０）から入力され、ＡＤ変換器（１２）、
ＴＶＦ（１５）を介して、歪みが除去されて、ＭＵＳＥ
信号処理回路（３２）へ出力される。

【００２６】また、この等化用ＬＳＩ（１６）の出力の
ＶＩＴ信号部分をＶＩＴメモリ（２６）に記憶する。な
お、ＶＩＴメモリ（２６）は、波形等化のためにＶＩＴ
信号が挿入された水平走査期間の大半を記憶するそして
、この記憶されたＶＩＴ信号のデータを、等化演算処理
回路（３０）に入力して、誤差を求め、等化アルゴリズ
ムにより、各タップ係数を演算する。そして、この演算
導出したタップ係数値を、各乗算器（２２〜２２）に出
力する。

【００２７】この様にして、ＭＵＳＥ信号の等化処理を
行う。

【００２８】

【発明が解決しようとする課題】ところで、ＴＶＦ（１
５）の後段の回路（２８，３２）の、動作タイミングは
、ＰＬＬ同期クロック回路（１４）から出力されるフレ
−ムパルス（ＦＰ）及びラインパルス（ＨＰ）により、
決定されている。

【００２９】ところで、ＴＶＦ（１５）は、当り前のこ
とであるが映像信号を遅延させている。

【００３０】このため、機器を、設計する場合、まず、
ＴＶＦ（１５）で、どれだけ映像信号が遅延するか決定
しないと、図２の如く、このフレ−ムパルス、ラインパ
ルスを映像信号に合わせて遅延させる調整用可変遅延回
路（３４、３６）が、必要となる。

【００３１】例えば、波形等化の範囲を広げるために、
等化用ＬＳＩ（１６）を２個接続してタップ数を２倍と
すると、遅延時間は２倍となる。また、１６．２ＭＨｚ
をＴＶＦ（１５）のクロック信号として端子（１６ａ）
に入力して遅延回路（１８）を制御した場合は、３２．
４ＭＨｚをＴＶＦ（１５）のクロック信号とする場合に
比べて、遅延時間は２倍となる。さらに、クロック周波
数を１６．２ＭＨｚと３２．４ＭＨｚに切り替え可能な
波形等化装置を設計と、更に複雑となる。

【００３２】映像信号受信機の設計者は、波形等化処理
で採用するクロック信号の周波数及び、等化用ＬＳＩの
使用個数を、あらかじめ設定しておかないと、図２の調
整用可変遅延回路（３４，４６）で、同期信号の遅延量
を調整しなくてはならない。

【００３３】この様に、映像信号受信機の設計者は、波
形等化処理での映像信号の遅延時間の変化に合わせて、
フレ−ムパルス等の同期信号の遅延を調整する回路（３
４，４６）も、設計しなくてはならない。

【００３４】設計者は、波形等化処理において、クロッ
ク周波数、ＬＳＩの使用個数等を自由に選択したい。し
かし、設計者は、同期信号の遅延調整を、考慮したくな
い。

【００３５】つまり、波形等化処理において、使用され
るクロック周波数、ＬＳＩの個数等に応じて、自動的に
フレ−ムパルス等の同期信号の遅延が行えればよい。

【００３６】本発明は、波形等化処理のためのクロック
信号の周波数，等化用ＬＳＩの個数が、変更されても、
設計者が同期信号の遅延調整を配慮しなくても良い等化
用ＬＳＩを提供するものである。

【００３７】

【課題を解決するための手段】本発明の等化用ＬＳＩは
、同期信号（フレ−ムパルス、ラインパルス）を遅延す
る同期信号用遅延回路（４００，４２０）を内蔵する。 そして、この同期信号用遅延回路（４００，４２０）に
、波形等化の為に映像信号を遅延する為のクロック信号
と同じクロック信号が供給される。

【００３８】また、本発明の映像信号受信機は、等化処
理された映像信号とタイミングが一致したこの等化用Ｌ
ＳＩ（３８，４０）からの遅延同期信号を使って、タイ
ミング制御される後段回路（２８，３２）を備えること
を特徴とする。

【００３９】

【作用】本発明では、同期信号（フレ−ムパルス、ライ
ンパルス）が映像信号と同じクロック信号により遅延さ
せられるので、前記映像信号と同期信号の遅延位相は一
致する。

【００４０】

【実施例】図３を参照しつつ、本発明の第１実施例を説
明する。尚、図３において、図１と同一部分には、同一
符号を付して重複説明を省略する。

【００４１】図３において、（３８）は波形等化用ＬＳ
Ｉである。

【００４２】（３８ａ）は、クロック信号入力端子であ
る。

【００４３】（３８ｂ）は、デジタル映像信号入力端子
である。

【００４４】（３８ｃ）は、デジタル映像信号出力端子
である。

【００４５】（３８ｄ）は、タップ係数入力端子である
。

【００４６】（３８ｅ）は、フレ−ムパルス入力端子で
ある。

【００４７】（３８ｆ）は、ラインパルス入力端子であ
る。

【００４８】（３８ｇ）は、フレ−ムパルス出力端子で
ある。

【００４９】（３８ｈ）は、ラインパルス出力端子であ
る。

【００５０】（４００）は、フレ−ムパルス用遅延回路
であり、２個のラッチ回路（図示せず）よりなる。そし
て、このフレ−ムパルス用遅延回路（４００）には、端
子（３８ａ）よりＴＶＦ（１５）に供給されるクロック
信号が、供給される。

【００５１】（４２０）は、ラインパルス用遅延回路で
あり、２個のラッチ回路（図示せず）よりなる。このラ
インパルス用遅延回路（４２０）にも、端子（３８ａ）
よりＴＶＦ（１５）に供給されるクロック信号が、供給
される。

【００５２】なお、この図３のＴＶＦ（１５）のタップ
数は図１，図２のＴＶＦ（１５）と同じく５個であり、
ラッチ回路は、４個である。つまり、ＴＶＦ（１５）の
映像信号の遅延時間は、 遅延用ラッチ回路の数／２×クロック信号の１周期＝　
　４個／２×クロック信号の１周期である。

【００５３】また、同期信号用遅延回路（４００，４２
０）での同期信号の、遅延時間は、 遅延用ラッチ回路の数×クロック信号の１周期＝　　２
個×クロック信号の１周期 である。

【００５４】つまり、遅延回路（４００）（４２０）の
ラッチ回路数をＴＶＦ（１５）のラッチ回路数の半分に
選べば、端子（３８ｂ）に入力される映像信号と端子（
３８ｅ）（３８ｆ）に入力される同期信号との位相タイ
ミング関係は、端子（３８ｃ）から出力される映像信号
と端子（３８ｇ）（３８ｈ）から出力される同期信号と
の位相タイミング関係と、一致する。

【００５５】図４を参照しつつ、本発明の第２実施例を
説明する。尚、図４において、図３と同一部分には、同
一符号を付して重複説明を省略する。

【００５６】図４の例は、ＶＩＴメモリ（２８）を等化
用ＬＳＩ（４０）に一体化した例である。

【００５７】（４０）は波形等化用ＬＳＩである。（４
０ａ）は、クロック信号入力端子である。（４０ｂ）は
、デジタル映像信号入力端子である。（４０ｃ）は、デ
ジタル映像信号出力端子である。（４０ｄ）は、タップ
係数入力端子である。（４０ｅ）は、フレ−ムパルス入
力端子である。（４０ｆ）は、ラインパルス入力端子で
ある。（４０ｇ）は、フレ−ムパルス出力端子である。 （４０ｈ）は、ラインパルス出力端子である。

【００５８】（４０ｉ）は、ＶＩＴメモリ（２８）に格
納されたＶＩＴ信号のデータを出力する出力端子である
。

【００５９】図５を参照しつつ、本発明の第３実施例を
説明する。尚、図５において、図３、図４と同一部分に
は、同一符号を付して重複説明を省略する。

【００６０】（３０’）は、等化演算処理回路である。 この等化演算処理回路（３０’）と、図４の等化演算処
理回路（３０）との差は、波形等化用ＬＳＩ（４０）の
個数が増えるので、演算導出するタップ係数の個数が２
倍となる点である。

【００６１】尚、上記実施例では、遅延回路（４００）
（４２０）のラッチ回路数をＴＶＦ（１５）のラッチ回
路数の半分に選んだが、これは波形等化処理においては
、通常、中心のタップ出力が映像信号の遅延に対応する
からである。よって、映像信号の遅延が、中心のタップ
出力とは限らない映像信号受信器のために、同期信号遅
延回路の異なるタップから複数の遅延同期信号を出力す
る複数の遅延同期信号出力端子を設け、使用時に選択す
るようにしてもよい。または、演算回路（２０）が、タ
ップ係数とともに遅延選択信号を出力するように設計し
、この異なるタップからの複数の遅延同期信号のうちの
一つを、この遅延選択信号により選択して、遅延同期信
号出力端子より出力しても良い。

【００６２】

【発明の効果】本発明では、同期信号（ＭＵＳＥ信号の
場合は、例えばフレ−ムパルス、ラインパルス）が、映
像信号と同じクロック信号により遅延させられるので、
映像信号と同期信号の位相は一定であるで、波形等化処
理において発生する映像信号の遅延に合わせる同期信号
の遅延調整回路を新たに設けなくても良い。

【図面の簡単な説明】

【図１】従来の波形等化機能付き映像信号受信機を示す
図である

【図２】映像信号受信機を示すの図である

【図３】本発
明の第１実施例を示す図である。

【図４】本発明の第２実施例を示す図である。

【図５】本発明の第３実施例を示す図である。

【符号の説明】

（１２）　　　　　　　ＡＤ変換器 （１４）　　　　　　　ＰＬＬ同期クロック回路（同期
回路）（１５）　　　　　　　ＴＶＦ（トランスバ−サ
ルフィルタ）（２８）　　　　　　　ＶＩＴメモリ（波
形記憶回路，デジタル映像信号処理回路） （３２）　　　　　　　ＭＵＳＥ信号処理回路（デジタ
ル映像信号処理回路） （３８，４０）　　　　波形等化用ＬＳＩ（３８ａ，４
０ａ）　　クロック信号入力端子（クロック入力端子）
（３８ｂ，４０ｂ）　　デジタル映像信号入力端子（３
８ｃ，４０ｃ）　　デジタル映像信号出力端子（３８ｅ
，４０ｅ）　　フレ−ムパルス入力端子（同期信号入力
端子） （３８ｆ，４０ｆ）　　ラインパルス入力端子（同期信
号入力端子）（３８ｇ，４０ｇ）　　フレ−ムパルス出
力端子（同期信号出力端子） （３８ｈ，４０ｈ）　　ラインパルス出力端子（同期信
号出力端子）（４００）　　　　　　フレ−ムパルス用
遅延回路（同期信号用遅延回路） （４２０）　　　　　　フレ−ムパルス用遅延回路（同
期信号用遅延回路）

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　デジタル映像信号入力端子（３８ｂ，
   ４０ｂ）と、このデジタル映像信号入力端子（３８ｂ，
   ４０ｂ）からの映像信号が入力されるトランスバ−サル
   フィルタ（１５）と、このトランスバ−サルフィルタ出
   力を外部に出力するデジタル映像信号出力端子（３８ｃ
   ，４０ｃ）と、前記トランスバ−サルフィルタ（１５）
   の遅延用クロック信号が入力されるクロック入力端子（
   ３８ａ，４０ａ）と、デジタル映像信号より分離された
   同期信号（ＦＰ，ＨＰ）が入力されるとともに、前記ク
   ロック信号により制御されてこの同期信号（ＦＰ，ＨＰ
   ）を遅延する同期信号用遅延回路（４００，４２０）と
   、を備える波形等化用ＬＳＩ。
2. 【請求項２】　　デジタル映像信号入力端子（３８ｂ，
   ４０ｂ）と、このデジタル映像信号入力端子（３８ｂ，
   ４０ｂ）からの映像信号が入力されるトランスバ−サル
   フィルタ（１５）と、このトランスバ−サルフィルタ出
   力を外部に出力するデジタル映像信号出力端子（３８ｃ
   ，４０ｃ）と、前記トランスバ−サルフィルタ（１５）
   の遅延用クロック信号が入力されるクロック入力端子（
   ３８ａ，４０ａ）と、デジタル映像信号より分離された
   同期信号（ＦＰ，ＨＰ）が入力されるとともに、前記ク
   ロック信号により制御されてこの同期信号（ＦＰ，ＨＰ
   ）を遅延する同期信号用遅延回路（４００，４２０）と
   、この同期信号用遅延回路（４００，４２０）出力を、
   外部に出力する同期信号出力端子（３８ｇ，４０ｇ）（
   ３８ｈ，４０ｈ）を、を備える波形等化用ＬＳＩ。
3. 【請求項３】　　デジタル映像信号入力端子（３８ｂ，
   ４０ｂ）と、このデジタル映像信号入力端子（３８ｂ，
   ４０ｂ）からの映像信号が入力されるトランスバ−サル
   フィルタ（１５）と、このトランスバ−サルフィルタ出
   力を外部に出力するデジタル映像信号出力端子（３８ｃ
   ，４０ｃ）と、前記トランスバ−サルフィルタ（１５）
   の遅延用クロック信号が入力されるクロック入力端子（
   ３８ａ，４０ａ）と、デジタル映像信号より分離された
   同期信号（ＦＰ，ＨＰ）が入力されるとともに、前記ク
   ロック信号により制御されてこの同期信号（ＦＰ，ＨＰ
   ）を遅延する同期信号用遅延回路（４００，４２０）と
   、前記同期信号用遅延回路（４００，４２０）出力から
   の遅延同期信号を、タイミング制御信号として入力し、
   この遅延同期信号により決定される期間、前記トランス
   バ−サルフィルタ出力を記憶する波形記憶回路（２８）
   と、を備える波形等化用ＬＳＩ。
4. 【請求項４】　　アナログ映像信号をデジタル映像信号
   に変換するＡＤ変換器（１２）と、このデジタル映像信
   号が入力され、同期信号を分離出力する同期回路（１４
   ）と、前記デジタル映像信号が入力され、供給されるク
   ロック信号に基づいて遅延動作を行う波形等化用ＬＳＩ
   （３８，４０）と、この波形等化用ＬＳＩ（３８，４０
   ）に内蔵され前記同期信号を前記クロック信号に基づい
   て遅延せしめる同期信号用遅延回路（４００，４２０）
   と、この波形等化用ＬＳＩ（３８，４０）からの遅延同
   期信号を入力し、この遅延同期信号により動作タイミン
   グが決定されるデジタル映像信号処理回路（２８，３２
   ）と、を備える映像信号受信機。