JPH04284002A - 高周波阻止回路 - Google Patents
高周波阻止回路Info
- Publication number
- JPH04284002A JPH04284002A JP4711391A JP4711391A JPH04284002A JP H04284002 A JPH04284002 A JP H04284002A JP 4711391 A JP4711391 A JP 4711391A JP 4711391 A JP4711391 A JP 4711391A JP H04284002 A JPH04284002 A JP H04284002A
- Authority
- JP
- Japan
- Prior art keywords
- line
- impedance
- layer
- ground conductor
- frequency blocking
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000000903 blocking effect Effects 0.000 title claims abstract description 15
- 239000004020 conductor Substances 0.000 claims abstract description 35
- 230000005540 biological transmission Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 5
- 238000004904 shortening Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
Landscapes
- Control Of Motors That Do Not Use Commutators (AREA)
- Waveguide Connection Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、マイクロ波帯
の機器に使用される高周波阻止回路に関するものである
。
の機器に使用される高周波阻止回路に関するものである
。
【０００２】通常、マイクロ波回路の構成方法として、
ガラス・フッ素基板やセラミック基板などを用いた基板
上に、例えば、整合回路、デバイス、バイアス供給部分
などを搭載したマイクロ波集積回路（ＭＩＣ）が多く用
いられている。
ガラス・フッ素基板やセラミック基板などを用いた基板
上に、例えば、整合回路、デバイス、バイアス供給部分
などを搭載したマイクロ波集積回路（ＭＩＣ）が多く用
いられている。
【０００３】しかし、このマイクロ波回路を使用するマ
イクロ波多重無線装置が小型・低消費電力化の傾向にあ
るので、高周波阻止回路も面積の削減を図る必要がある
。
イクロ波多重無線装置が小型・低消費電力化の傾向にあ
るので、高周波阻止回路も面積の削減を図る必要がある
。
【０００４】
【従来の技術】図６は従来例の要部斜視図である。図に
おいて、高インピーダンス（λｇ／４）線路 １１ と
低インピーダンス （λｇ／４）線路１２とが直列接続
された第１の電圧印加線路、入力側伝送線路３１、整合
回路３３、高インピーダンス（λｇ／４）線路１６と低
インピーダンス （λｇ／４）線路１７とが直列接続さ
れた第２の電圧印加線路、出力側伝送線路３４が基板２
の上に形成されている。
おいて、高インピーダンス（λｇ／４）線路 １１ と
低インピーダンス （λｇ／４）線路１２とが直列接続
された第１の電圧印加線路、入力側伝送線路３１、整合
回路３３、高インピーダンス（λｇ／４）線路１６と低
インピーダンス （λｇ／４）線路１７とが直列接続さ
れた第２の電圧印加線路、出力側伝送線路３４が基板２
の上に形成されている。
【０００５】また、この基板上に搭載されたデバイス（
例えば、ＦＥＴ）３２の入力端子が入力側伝送線路に、
出力端子が出力側伝送線路にそれぞれ接続されている。 なお、整合回路３３は所定帯域内で出力がほぼ平坦にな
る様に調整されている。
例えば、ＦＥＴ）３２の入力端子が入力側伝送線路に、
出力端子が出力側伝送線路にそれぞれ接続されている。 なお、整合回路３３は所定帯域内で出力がほぼ平坦にな
る様に調整されている。
【０００６】さて、入力側伝送線路３１に印加された、
例えば６ＧＨｚ の信号は、第１，第２の電圧印加線路
を介して印加された電圧で動作状態となったＦＥＴ ３
２で増幅されて、出力側伝送線路３４を介して外部に送
出される。
例えば６ＧＨｚ の信号は、第１，第２の電圧印加線路
を介して印加された電圧で動作状態となったＦＥＴ ３
２で増幅されて、出力側伝送線路３４を介して外部に送
出される。
【０００７】ここで、動作に必要な電圧が電圧供給端子
Ｓ１， Ｓ２から、低インピーダンス（λｇ／４）線路
１２， １７と高インピーダンス（λｇ／４）線路１１
， １６を介してＦＥＴ に印加されるが、これらの線
路は６ＧＨｚ の信号が電圧供給端子に現れない様にす
る高周波阻止回路を構成している。
Ｓ１， Ｓ２から、低インピーダンス（λｇ／４）線路
１２， １７と高インピーダンス（λｇ／４）線路１１
， １６を介してＦＥＴ に印加されるが、これらの線
路は６ＧＨｚ の信号が電圧供給端子に現れない様にす
る高周波阻止回路を構成している。
【０００８】また、高インピーダンス（λｇ／４）線路
１１， １６の他端に、低インピーダンス（λｇ／４）
線路１２， １７を接続することにより、この他端があ
る帯域で低インピーダンスに保てる。
１１， １６の他端に、低インピーダンス（λｇ／４）
線路１２， １７を接続することにより、この他端があ
る帯域で低インピーダンスに保てる。
【０００９】この為、高インピーダンス（λｇ／４）線
路１１， １６の一端からこの線路の他端を見た時のイ
ンピーダンスは、ある帯域内で高インピーダンスに見え
るので、入出力側伝送線路４３， ４５に対する影響は
殆どない。
路１１， １６の一端からこの線路の他端を見た時のイ
ンピーダンスは、ある帯域内で高インピーダンスに見え
るので、入出力側伝送線路４３， ４５に対する影響は
殆どない。
【００１０】
【発明が解決しようとする課題】上記の様に、高周波阻
止回路がある帯域内で高インピーダンスの状態を保たせ
る為には低インピーダンス（λｇ／４）線路が必要であ
る。
止回路がある帯域内で高インピーダンスの状態を保たせ
る為には低インピーダンス（λｇ／４）線路が必要であ
る。
【００１１】しかし、低インピーダンス（λｇ／４）線
路は、１０ＧＨｚ以下の周波数では他の回路に比べて広
い面積となる為、デバイスや整合回路の小型化が実現し
ても、高周波阻止回路が回路全体の小型化の隘路になる
と云う問題を生じていた。
路は、１０ＧＨｚ以下の周波数では他の回路に比べて広
い面積となる為、デバイスや整合回路の小型化が実現し
ても、高周波阻止回路が回路全体の小型化の隘路になる
と云う問題を生じていた。
【００１２】本発明は、マイクロ波回路の小型化に対応
して、高周波阻止回路の面積の削減を図ることを目的と
する。
して、高周波阻止回路の面積の削減を図ることを目的と
する。
【００１３】
【課題を解決するための手段】図１は第１の本発明の原
理要部斜視断面図である。図中、４１， ４２は多層構
造のプリント板の第１の層Ｐ１に形成された高インピー
ダンス（２ｎ＋１）（λｇ／４） 線路と第１の接地導
体で、５１は第２の層Ｐ２に形成された低インピーダン
ス（２ｎ＋１）（λｇ／４） 線路である。
理要部斜視断面図である。図中、４１， ４２は多層構
造のプリント板の第１の層Ｐ１に形成された高インピー
ダンス（２ｎ＋１）（λｇ／４） 線路と第１の接地導
体で、５１は第２の層Ｐ２に形成された低インピーダン
ス（２ｎ＋１）（λｇ／４） 線路である。
【００１４】また、６１は多層構造のプリント板の第３
の層Ｐ３に形成された第３の接地導体で、７はスルーホ
ールである。そして、該低インピーダンス（２ｎ＋１）
（λｇ／４） 線路が、該第３の接地導体と該第２の接
地導体とに挟まれる様に配置され、スルーホールを介し
て該高インピーダンス （λｇ／４） 線路と相互接続
される構成にする。
の層Ｐ３に形成された第３の接地導体で、７はスルーホ
ールである。そして、該低インピーダンス（２ｎ＋１）
（λｇ／４） 線路が、該第３の接地導体と該第２の接
地導体とに挟まれる様に配置され、スルーホールを介し
て該高インピーダンス （λｇ／４） 線路と相互接続
される構成にする。
【００１５】また、図２は第２の本発明の原理要部斜視
断面図である。図中、５３は多層構造のプリント板の第
２の層Ｐ２に、該低インピーダンス（２ｎ＋１）（λｇ
／４） 線路に接近して形成された第２の接地導体であ
る。
断面図である。図中、５３は多層構造のプリント板の第
２の層Ｐ２に、該低インピーダンス（２ｎ＋１）（λｇ
／４） 線路に接近して形成された第２の接地導体であ
る。
【００１６】
【作用】一般に、多層構造のプリント板の内層に導体ス
トリップを有する線路は、空気と接触する第１の層Ｐ１
に導体ストリップを設けたマイクロストリップ線路に比
して、誘電体で囲まれている為に波長短縮率が小さくな
る。ここで、波長短縮率は線路の実効比誘電率εｅｆｆ
の（ −１／２） 乗で与えられる。
トリップを有する線路は、空気と接触する第１の層Ｐ１
に導体ストリップを設けたマイクロストリップ線路に比
して、誘電体で囲まれている為に波長短縮率が小さくな
る。ここで、波長短縮率は線路の実効比誘電率εｅｆｆ
の（ −１／２） 乗で与えられる。
【００１７】第１の本発明は低インピーダンス （２ｎ
＋１）（λｇ／４）線路を、多層構造のプリント板の内
層、例えば第２の層Ｐ２に形成することにり、この線路
の長さを波長短縮率の変化分だけ短くする。なお、第３
の層Ｐ３に接地導体が形成されている。
＋１）（λｇ／４）線路を、多層構造のプリント板の内
層、例えば第２の層Ｐ２に形成することにり、この線路
の長さを波長短縮率の変化分だけ短くする。なお、第３
の層Ｐ３に接地導体が形成されている。
【００１８】更に、第１の層Ｐ１に形成された導体層を
接地面とすれば、上記の低インピーダンス（λｇ／４）
線路をストリップ線路で形成することができると共に、
この線路と上下の接地導体との間の容量が増加する。
接地面とすれば、上記の低インピーダンス（λｇ／４）
線路をストリップ線路で形成することができると共に、
この線路と上下の接地導体との間の容量が増加する。
【００１９】ここで、特性インピーダンスＺ０は、単位
長さ当たりの容量Ｃ０の１／２ 乗に反比例する為、上
記のマイクロストリップ線路に比して狭い幅で同じ特性
インピーダンスが実現できる。
長さ当たりの容量Ｃ０の１／２ 乗に反比例する為、上
記のマイクロストリップ線路に比して狭い幅で同じ特性
インピーダンスが実現できる。
【００２０】第２の本発明は低インピーダンス （２ｎ
＋１）（λｇ／４）線路が形成された第２の層Ｐ２に、
この線路に接近して第２の接地導体を形成する。そこで
、低インピーダンス （２ｎ＋１）（λｇ／４）線路と
接地導体との間の容量が増加する為、線路の幅が更に、
狭くなる。
＋１）（λｇ／４）線路が形成された第２の層Ｐ２に、
この線路に接近して第２の接地導体を形成する。そこで
、低インピーダンス （２ｎ＋１）（λｇ／４）線路と
接地導体との間の容量が増加する為、線路の幅が更に、
狭くなる。
【００２１】即ち、低インピーダンス （２ｎ＋１）（
λｇ／４）線路を多層構造のプリント板の内層に形成す
ることにより、この線路の長さを短く、幅を狭くするこ
とができるので、高周波阻止回路の面積を減らすことが
できる。
λｇ／４）線路を多層構造のプリント板の内層に形成す
ることにより、この線路の長さを短く、幅を狭くするこ
とができるので、高周波阻止回路の面積を減らすことが
できる。
【００２２】
【実施例】図３は第１の本発明の実施例の要部斜視断面
図、図４は第１の本発明の別の実施例の要部斜視断面図
、図５は第２の本発明の実施例の要部斜視断面図である
。
図、図４は第１の本発明の別の実施例の要部斜視断面図
、図５は第２の本発明の実施例の要部斜視断面図である
。
【００２３】以下、図の構成について説明するが、プリ
ント基板は４層構造で、ｎ＝０とする。なお、全図につ
いて同一符号は同一対象物を示す。図３において、第１
の層Ｐ１に入力側線路４３， 高インピーダンス（λｇ
／４）線路４１， ４６， 整合回路４４， 出力側伝
送線路４５及び第１の接地導体４２が形成されると共に
、入力側伝送線路と出力側伝送線路との間にデバイス（
例えば、ＧａＡｓ ＦＥＴ） ３が接続される。
ント基板は４層構造で、ｎ＝０とする。なお、全図につ
いて同一符号は同一対象物を示す。図３において、第１
の層Ｐ１に入力側線路４３， 高インピーダンス（λｇ
／４）線路４１， ４６， 整合回路４４， 出力側伝
送線路４５及び第１の接地導体４２が形成されると共に
、入力側伝送線路と出力側伝送線路との間にデバイス（
例えば、ＧａＡｓ ＦＥＴ） ３が接続される。
【００２４】また、第２の層Ｐ２にスルーホール７で高
インピーダンス（λｇ／４）線路４１と接続される低イ
ンピーダンス（λｇ／４）線路と、上記の入出力側線路
４３， ４５に対する第２の接地導体５２が形成される
。
インピーダンス（λｇ／４）線路４１と接続される低イ
ンピーダンス（λｇ／４）線路と、上記の入出力側線路
４３， ４５に対する第２の接地導体５２が形成される
。
【００２５】更に、第３の層Ｐ３に低インピーダンス（
λｇ／４）線路の接地導体及び回路全体の接地が設けら
れる。 また、第４の層Ｐ４（第３の層を持つプリント板の裏面
になる）に図示しない電圧供給回路（例えば、抵抗など
で構成）が設けられ、ここからスルーホール７，高イン
ピーダンス（λｇ／４）線路４１を介して、第１の層Ｐ
１のＧａＡｓ ＦＥＴ３に所定のバイアス電圧が印加さ
れる。
λｇ／４）線路の接地導体及び回路全体の接地が設けら
れる。 また、第４の層Ｐ４（第３の層を持つプリント板の裏面
になる）に図示しない電圧供給回路（例えば、抵抗など
で構成）が設けられ、ここからスルーホール７，高イン
ピーダンス（λｇ／４）線路４１を介して、第１の層Ｐ
１のＧａＡｓ ＦＥＴ３に所定のバイアス電圧が印加さ
れる。
【００２６】さて、第１層，第２層，第３層のプリント
板８１， ８２， ８３の比誘電率εｒ が３．６で、
厚さが０．７ｍｍ の場合、低インピーダンス（λｇ／
４）線路５１の長さを従来例に比して約１２パーセント
短縮することができる。
板８１， ８２， ８３の比誘電率εｒ が３．６で、
厚さが０．７ｍｍ の場合、低インピーダンス（λｇ／
４）線路５１の長さを従来例に比して約１２パーセント
短縮することができる。
【００２７】更に、第１の層Ｐ１に形成した第１の接地
導体４２の真下にある低インピーダンス（λｇ／４）線
路５１の導体厚を１８μｍとした場合、この線路の導体
幅を従来例の幅の約５０パーセントにしても同じ値のイ
ンピーダンスが得られる。
導体４２の真下にある低インピーダンス（λｇ／４）線
路５１の導体厚を１８μｍとした場合、この線路の導体
幅を従来例の幅の約５０パーセントにしても同じ値のイ
ンピーダンスが得られる。
【００２８】これにより、導体面積は従来例の約４４パ
ーセントになる。図４は図３の構成から第１の接地導体
４２を削除したものであるが、上記の様に低インピーダ
ンス（λｇ／４）線路５１の長さを従来例に比して約１
２パーセント短縮することができる。
ーセントになる。図４は図３の構成から第１の接地導体
４２を削除したものであるが、上記の様に低インピーダ
ンス（λｇ／４）線路５１の長さを従来例に比して約１
２パーセント短縮することができる。
【００２９】図５は低インピーダンス（λｇ／４）線路
５１の近傍まで、第２の接地導体５３を接近させた場合
である。 これにより、低インピーダンス（λｇ／４）線路と第２
接地導体とのエッヂ方向の容量が増加する為、図３の場
合よりも更に、導体幅を狭くすることができる。
５１の近傍まで、第２の接地導体５３を接近させた場合
である。 これにより、低インピーダンス（λｇ／４）線路と第２
接地導体とのエッヂ方向の容量が増加する為、図３の場
合よりも更に、導体幅を狭くすることができる。
【００３０】また、低インピーダンス（λｇ／４）線路
の端の電界が接地導体に集中する為、端からの放射が少
なくなり、他回路との結合が低減され、回路の実装密度
が向上する。
の端の電界が接地導体に集中する為、端からの放射が少
なくなり、他回路との結合が低減され、回路の実装密度
が向上する。
【００３１】即ち、本発明によれば従来の高周波阻止回
路の面積を５０パーセント以下にすることができると共
に、本発明を使用したマイクロ波回路は高い実装密度に
より、小型の無線装置の実現に寄与できる。
路の面積を５０パーセント以下にすることができると共
に、本発明を使用したマイクロ波回路は高い実装密度に
より、小型の無線装置の実現に寄与できる。
【００３２】
【発明の効果】以上詳細に説明した様に、本発明によれ
ばマイクロ波回路の小型化に対応して、高周波阻止回路
の面積の削減を図ることができると云う効果がある。
ばマイクロ波回路の小型化に対応して、高周波阻止回路
の面積の削減を図ることができると云う効果がある。
【図１】第１の本発明の原理要部斜視断面図である。
【図２】第２の本発明の原理要部斜視断面図である。
【図３】第１の本発明の実施例の要部斜視断面図である
。
。
【図４】第１の本発明の別の実施例の要部斜視断面図で
ある。
ある。
【図５】第２の本発明の実施例の要部斜視断面図である
。
。
【図６】従来例の要部斜視図である。
７ スルーホール
８ 多層構造のプリント板
４１ 高インピーダンス（２ｎ＋１）（λｇ／４
） 線路４２ 第１の接地導体 ５１ 低インピーダンス（２ｎ＋１）（λｇ／４
） 線路５３ 第２の接地導体 ６１ 第３の接地導体
） 線路４２ 第１の接地導体 ５１ 低インピーダンス（２ｎ＋１）（λｇ／４
） 線路５３ 第２の接地導体 ６１ 第３の接地導体
Claims (2)
- 【請求項１】 直列接続された高インピーダンス（２
ｎ＋１）（λｇ／４） 線路（なお、ｎは０及び正の整
数、λｇ は波長である） と、低インピーダンス（２
ｎ＋１）（λｇ／４） 線路とを有する高周波阻止回路
において、多層構造のプリント板（ ８）の第１の層（
Ｐ１）に、高インピーダンス（２ｎ＋１）（λｇ／４）
線路（４１）と第１の接地導体（４２）を、第２の層
（Ｐ２）に、低インピーダンス（２ｎ＋１）（λｇ／４
） 線路（５１）を、第３の層（Ｐ３）に、第３の接地
導体（６１）をそれぞれ形成するが、該低インピーダン
ス（２ｎ＋１）（λｇ／４） 線路が、該第３の接地導
体と該第２の接地導体とに挟まれる様に配置され、スル
ーホール（７） を介して該高インピーダンス （λｇ
／４） 線路と相互接続される様に構成したことを特徴
とする高周波阻止回路。 - 【請求項２】 該多層プリント板の第２の層（Ｐ２）
に、該低インピーダンス（２ｎ＋１）（λｇ／４） 線
路（５１）に接近して、第２の接地導体（５３）が形成
される様に構成した請求項１の高周波阻止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4711391A JPH04284002A (ja) | 1991-03-13 | 1991-03-13 | 高周波阻止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4711391A JPH04284002A (ja) | 1991-03-13 | 1991-03-13 | 高周波阻止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04284002A true JPH04284002A (ja) | 1992-10-08 |
Family
ID=12766123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4711391A Withdrawn JPH04284002A (ja) | 1991-03-13 | 1991-03-13 | 高周波阻止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04284002A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0660433A2 (en) * | 1993-12-24 | 1995-06-28 | Nec Corporation | High-frequency choke circuit |
-
1991
- 1991-03-13 JP JP4711391A patent/JPH04284002A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0660433A2 (en) * | 1993-12-24 | 1995-06-28 | Nec Corporation | High-frequency choke circuit |
| JPH07193401A (ja) * | 1993-12-24 | 1995-07-28 | Nec Corp | 高周波チョーク回路 |
| US5451917A (en) * | 1993-12-24 | 1995-09-19 | Nec Corporation | High-frequency choke circuit |
| EP0660433A3 (en) * | 1993-12-24 | 1996-06-05 | Nec Corp | Radio frequency blocking circuit. |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6762659B2 (en) | Radio filter of combline structure with capacitor compensation circuit | |
| US6970055B2 (en) | Tunable planar capacitor | |
| US7978031B2 (en) | High frequency module provided with power amplifier | |
| US6975186B2 (en) | Filter circuit | |
| US5499005A (en) | Transmission line device using stacked conductive layers | |
| AU675894B2 (en) | High-frequency choke circuit | |
| US20060103488A1 (en) | Duplexer, and laminate-type high-frequency device and communication equipment using the same | |
| JPH07221512A (ja) | 高周波接続線路 | |
| KR100711175B1 (ko) | 고주파 회로 모듈 및 통신 장치 | |
| US6965285B2 (en) | Filter circuit | |
| JP2001060809A (ja) | 回路素子およびプリント配線板 | |
| JPH04284002A (ja) | 高周波阻止回路 | |
| JP2003158467A (ja) | Ｒｆデバイスおよびそれを用いた通信機器 | |
| JPH11340709A (ja) | 回路基板およびそれを用いた電子装置 | |
| JP3569481B2 (ja) | ミリ波半導体装置 | |
| WO2000025383A1 (fr) | Detecteur | |
| JPH03187503A (ja) | 多層基板 | |
| JPH0677341A (ja) | 回路基板 | |
| JP2002246815A (ja) | ストリップ線路共振器およびフィルタ | |
| JPH05275909A (ja) | 超高周波機能部品 | |
| KR20030072813A (ko) | 일체형 이중밴드 유전체 듀플렉서 | |
| JPH09129996A (ja) | 発振回路基板 | |
| JPH07263916A (ja) | 誘電体共振器を含む信号処理装置 | |
| JPH0923105A (ja) | 帯域阻止型フィルタ | |
| JPH04246902A (ja) | マイクロ波ストリップライン回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |