JPH04283938A

JPH04283938A - 液晶表示装置の製造方法

Info

Publication number: JPH04283938A
Application number: JP3046798A
Authority: JP
Inventors: Shinji Ichikawa; 伸治市川; Toshio Shimada; 敏男島田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1991-03-12
Filing date: 1991-03-12
Publication date: 1992-10-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は液晶表示装置の製造方法
に関し、特に液晶表示装置を構成するスイッチング素子
の第１層目の構成部またはこの構成部と一体となる行ラ
インまたは列ラインの一方の段差を良好に形成するもの
であり、また液晶表示装置を構成するスイッチング素子
の位置ずれを防止するものである。更にはスイッチング
素子の欠陥を減少し液晶表示装置の歩留りを向上する液
晶表示装置の製造方法に関するものである。

【０００２】

【従来の技術】一般に液晶ディスプレイには、セグメン
ト表示とマトリックス表示の２種類があり、ここではマ
トリックス表示に関して述べてゆく。特にテレビ等の精
細な画像を表示する場合は、高い解像度の映像が求めら
れ、スイッチング素子をマトリックス状に配列したアレ
イを用いて、液晶を直接スイッチ駆動するアクティブ・
マトリックス表示が注目されるようになって来た。この
アクティブ・マトリックス表示は、ＭＯＳトランジスタ
アレイで駆動する方法、薄膜トランジスタアレイで駆動
する方法、バリスタ素子やＭＩＭ（ｍｅｔａｌ　ｉｎｓ
ｕｌａｔｏｒ　ｍｅｔａｌ）素子を用いて駆動する方法
に大別できる。以上の事柄は、例えば株式会社工業調査
会が発行した「液晶の最新技術」や日経ＢＰ社が発行し
た「フラットパネル・ディスプレイ１９９１」等に詳し
く述べられている。

【０００３】これらの液晶ディスプレイは、画素数の向
上、歩留りの向上およびコストの低下等の色々な問題点
を解決し、飛躍的に改善してゆく必要がある。特に画素
数の向上を行うには、素子を微細化し、また素子を構成
する導電部や活性領域の断線、ショートの防止および特
性改善等を至急に対策してゆく必要がある。以下にこれ
らの問題点を具体的に説明するために、特開昭６２−２
７６５２６号公報、ここではＴＦＴを利用したアクティ
ブ・マトリックス液晶表示装置で説明されている、を活
用しながら説明してゆく。

【０００４】先ず図１４において、図番（１０）はガラ
ス等の透明な絶縁基板である。この絶縁基板（１０）上
面に、ＩＴＯより成る透明導電膜（１１）およびＣｒ，
Ｎｉ，Ｍｏ等より成る金属膜（１２）を形成し、この積
層された各膜（１１），（１２）をフォトリソグラフィ
によりエッチングし、画素電極部（１３）をマトリック
ス状に形成する。またこの画素電極（１３）に対応する
ゲート電極（１４）およびゲートライン（１５）を形成
する。

【０００５】ここでは、レジスト塗布、露光、現像処理
により金属膜（１２）上にレジストパターンを形成し、
露出した金属膜（１２）および下層の透明電極（１１）
をエッチングし、ゲート電極（１４）、ゲートライン（
１５）および画素電極部（１３）を形成している。続い
て、図１５の如く、金属膜（１２）を覆うように、ゲー
ト絶縁膜（１６）および２層のアモルファスシリコン層
（１７），（１８）をプラズマ・ＣＶＤ法で連続して積
層形成する。ここでゲート絶縁膜（１６）はシリコン窒
化膜であり、アモルファスシリコン層は、活性アモルフ
ァスシリコン層（１７）とイオンをドープしたアモルフ
ァスシリコン層（１８）より成る。そして積層されたゲ
ート絶縁膜（１６）および２層のアモルファスシリコン
層（１７），（１８）をフォトリソグラフィにより処理
し、ここではゲート電極（１４）およびゲートライン（
１５）を覆う部分のみにゲート絶縁膜（１６）および２
層のアモルファスシリコン層（１７），（１８）が残る
ように処理する。

【０００６】次に図１６の如く、アモルファスシリコン
層（１７），（１８）を覆うようにアルミニウムを蒸着
し、フォトリソグラフィによりレジスト膜（１９）を形
成し、アルミニウムより成る金属膜（２０）をエッチン
グして、ドレイン電極（２１）、ドレインライン（２２
）およびソース電極（２３）を形成する。更に図１７に
示すように、レジスト膜（１９）を残した状態で、表面
に露出しているイオンをドープしたアモルファスシリコ
ン層（１８）および画素電極部（１３）の金属膜（１２
）を、エッチングで除去する。

【０００７】最後に、レジスト膜（１９）を取除くと図
１８の如く、絶縁基板（１０）の上面に透明な画素電極
（２４）が形成され、この画素電極（２４）に対応して
ＴＦＴが電気的に接続された状態に形成される。

【０００８】

【発明が解決しようとする課題】前述した製造方法では
、次の様な問題が発生する。先ず第１に、ゲート電極（
１４）およびゲートライン（１５）を形成する際、レジ
ストの形成部はエッチングされず、レジストの非形成部
がエッチングされるため、図１４の如く、ゲート電極（
１４）およびゲートライン（１５）は段差を生じる。特に異方性ドライエッチングを行うと、側辺の段差部は
ほぼ直角に形成される。従って図１５乃至図１８に示す
ように、この上にゲート絶縁膜（１６）、アモルファス
シリコン層（１７），（１８）およびドレイン電極（２
１）やドレインライン（２２）を積層してゆくと、側辺
の段差がほぼ直角であるために、ステップ・カバレージ
が悪化し、ドレインライン（２２）等の断線やショート
を生じる問題がある。

【０００９】また前述したように、レジストを表面に覆
ってエッチングする通常のエッチングであるため、図１
４のゲート電極（１４）やゲートライン（１５）のエッ
チングでは、ガラス基板（１０）をエッチングする可能
性があり、ガラス基板（１０）に欠陥等を誘発させる可
能性があり、スイッチング素子の特性劣化をまねく。ま
たエッチングの際、ゲート電極（１４）やゲートライン
（１５）上にはレジスト膜が形成されており、このレジ
スト膜を介してゲート材料をエッチングする際にレジス
トの欠陥等によりピンホールを形成する。またレジスト
膜を除去する際、全て除去できず、ゲート電極（１４）
やゲートライン（１５）上のゴミとして存在する可能性
がある。しかもエッチングをしようとする目的物の下層
もエッチングされる可能性があるため、スイッチング素
子の特性劣化等を生じる問題がある。

【００１０】更には図１４乃至図１８の一連の製造工程
に於て、エッチングの対象物の被着、レジストの全面被
着、レジストのパターンエッチングおよびパターン化さ
れたレジストを介しての前記対象物のエッチングが繰り
返して行われるために、工程数が増大し、特性の劣化や
歩留りの低下を生じる問題がある。また前述した製造方
法では、次の問題も生じる。図１６に於て、レジスト（
１９）のパターンずれにより、画素電極（１３）上にレ
ジストが被着されないと、アルミニウム（２０）は画素
電極（１３）と電気的に接続されない状態で形成される
恐れが生じる。従来例の欄でも述べた様に、画素数の向
上を達成するには、素子を微細化する必要があり、この
微細化に伴い、この構成部のずれは増々顕著になり、歩
留り低下の原因となる。

【００１１】

【課題を解決するための手段】本発明は、前述の課題に
鑑みて成され、絶縁性基板（３１）上にＴＦＴ（４５）
のゲート（３４）と一体で構成されるゲートライン（３
５）または前記ＴＦＴ（４５）のゲート（３４）と一体
で構成されるゲートライン（３５）とストレージ電極（
３６）をリフトオフ法により形成する工程と、前記絶縁
性基板（３１）上に絶縁層（４０）を被着する工程と、
前記ＴＦＴ（４５）に対応する前記絶縁層（４０）上に
アモルファスシリコン活性層（４１）およびアモルファ
スシリコン・コンタクト層（４２）を形成する工程と、
前記ＴＦＴ（４５）のソース（４９）に対応するアモル
ファスシリコン・コンタクト層（４２）上から一体とな
る表示電極（５０）または／および前記ＴＦＴ（４５）
のドレイン（４８）に対応するアモルファスシリコン・
コンタクト層（４２）上から一体となるドレインライン
（４４）を形成する工程とを少なくとも有することで解
決するものである。

【００１２】

【作用】先ずリフトオフ法について説明すれば、構成物
（例えばゲート）を形成しようとする領域以外にレジス
トが残るように、所望のレジストパターンを形成する。続いて構成物の一つである導電膜を全面に形成し、レジ
ストを除去する。その結果、除去されたレジスト間に導
電膜が形成される。

【００１３】この方法によって生じる第１の作用は、レ
ジストの除去のみで、導電膜のエッチングをしなくても
導電膜のパターン化が実現できる点である。従ってゲー
ト（３４）およびゲートライン（３５）の形成工程に於
て、ゲート材料のエッチングを不要とし、工程数を削減
できる効果を有する。ここでは、ゲート（３４）やゲー
トライン（３５）にリフトオフを適用しているが、ゲー
ト形成工程以降でも実施できるため、更に工程数を削減
できる。従って工程数の削減により、ゴミの付着低減、
欠陥の低減および歩留りの低下を防止できる。

【００１４】第２の作用は、構成物の一つである例えば
導電膜の側辺部の段差をなだらかに形成できることにあ
る。前述した様に、レジスト間に導電膜を被着するため
、スパッタリング、蒸着等の方法では、レジストにより
被着原子または分子の回り込みが少ないために、導電膜
の側辺部は、なだらかな形成が可能となる。従ってステ
ップ・カバレージの悪化を防止し、ドレインライン等の
断線やショートを防止できる効果を有する。

【００１５】一方、表示電極（５０）材料でソースと表
示電極（５０）を一体で形成するため、ソースと表示電
極（５０）との電気的接続は、全く問題が無くなる。し
かも表示電極（５０）材料が形成された領域は、表面に
導電材料が被着されているので、ソース、ドレインおよ
びドレインラインは、アルミニウム等の金属で形成した
時の抵抗値と本質的に同等となる。

【００１６】また表示電極（５０）の材料としてはＩＴ
Ｏが考えられ、このＩＴＯは上層にＮｉメッキを実施で
きるので、導電層であるＮｉとＩＴＯのずれが全く生じ
なくなる。

【００１７】

【実施例】以下本発明について説明する。前述の説明か
らも明らかな如く、本発明は、透明の絶縁性基板上にマ
トリックス状に形成されるスイッチング素子やこのスイ
ッチング素子と電気的に接続される行ラインまたは列ラ
インが複数の層に分けて形成される液晶装置、例えばＴ
ＦＴを用いたもの、ＴＦＤを用いたもの等において、優
れた効果を有する。

【００１８】リフトオフ法は、構成物、例えばゲートや
ゲートライン（ＴＦＤではカソード電極またはアノード
電極、カソード電極またはアノード電極に接続される行
ラインまたは列ラインに対応する）の形成は、パターニ
ングされたレジスト間に、このゲートまたはゲートライ
ンの導電材料を形成し、このレジストを剥離して、前記
レジスト間の導電材料のみを残して形成される。この時
、レジストは約２〜６μｍと厚く形成され、前記導電材
料は、約２０００Åとレジストと比べたら薄く形成され
る。従って、導電材料を、例えばスパッタリングや蒸着
で形成すると、前記レジストの存在により、ゲートやゲ
ートラインの側辺部には、導電材料が到達しにくくなり
、結局ゲートやゲートラインをなだらかに形成すること
ができる。

【００１９】この結果、このゲートまたはゲートライン
上に絶縁膜を介して形成されるソース電極、ドレイン電
極、およびドレインラインのステップ・カバレージが良
好となり、これらの断線またはショートを防止できる。またレジスト塗布、レジストのパターニング、前記導電
材料の被着、レジストの剥離の４工程で、前記ゲートま
たはゲートラインの形成が可能であるため、１工程減少
できるために歩留りの向上が望める。

【００２０】しかも、リフトオフ法は、ゲートまたはゲ
ートラインを形成するためのエッチング液やエッチング
ガスを使用しないため、ゲート周囲またはゲートライン
周囲の絶縁性基板をエッチングすることがない。従って
更なる歩留りの向上が望める。以上、全般的にリフトオ
フを活用した際の効能に付いて述べてきたが、具体的に
、ＴＦＴを使った液晶装置の一実施例を図１から図９を
参照しながら説明してゆく。

【００２１】まず、光を透過する絶縁性基板（３１）を
用意し、洗浄を行う。次にホトレジスト（３２）を塗布
し、ゲート、ゲートライン、およびストレージ電極に対
応するレジストを除去して、パターニングし、全面にゲ
ート材料（３３）を全面に被着する。ここでは、ゲート
材料としてアルミニウムおよびチタンまたはアルミニウ
ムおよび銅を使いスパッタリング法で形成する。ここま
でを図１に示した。以下図面は、波線で左右を分断して
おり、左側がトランジスタを示し、右側がドレイン端子
を示している。

【００２２】続いて、前記レジストの剥離を行う。図２
に示すようにレジストは全て除去され、同時にレジスト
（３２）間に形成されたゲート（３４）、ゲートライン
（３５）およびストレージ電極（３６）が形成される。図１１は、セルの拡大平面図であり、ゲート（３４）お
よびゲートライン（３５）が上下に一点破線で示されて
いる。またストレージ電極（３６）が一点破線でフィッ
シュボーンの様に上下に形成されている。以上の工程は
本発明の第１の特徴となる工程であり、いわゆるリフト
オフ法にて形成されるために、ゲート（３４）、ゲート
ライン（３５）およびストレージ電極（３６）のステッ
プはなだらかに形成される。つまり図１のように、レジ
スト（３２）がゲート材料の形成の際に、壁となり、レ
ジストと隣接した領域にゲート材料が回り込みにくくな
るためである。

【００２３】続いて、図１２の端子部、ここではゲート
端子（３７）およびドレイン端子（３８）を覆うリング
状のマスク、例えばメタルマスク（３９）を形成し、絶
縁膜（４０）例えばシリコンチッカ膜、アモルファスシ
リコン膜（４１）、高濃度のＮ型のアモルファスシリコ
ン膜（４２）を形成する。またこの上にクロム膜（４３
）が形成されるが連続で形成されてもよいし、スパッタ
リングで形成されてもよい。（図３参照）本工程でメタ
ルマスク（３９）を用いている理由は、ドレインライン
（４４）とドレイン端子（３８）、ゲートライン（３５
）とゲート端子（３７）を接続する際に、コンタクト孔
を介せず接続するためである。またＣＶＤ等で約３００
度まで上昇するためである。もしメタル以外でもこの高
温度に耐え得る材料があれば、これをマスクとしてもよ
い。従来、液晶装置は、図１３のように形成されている
。中央のマトリックス状に形成されている小さな四角形
は、ＴＦＴおよびこのＴＦＴ周囲に形成される表示電極
、ゲートライン（１００）、ドレインライン（１０１）
、補助容量および補助容量ライン（１０２）を一組とし
たセルを示すものであり、左右にはドレインライン（１
０１）が伸び、ドレイン端子（１０３）に接続され、こ
の間には、救済ライン（１０４）が横切って形成されて
いる。一方、上下にはゲートライン（１００）及び補助
容量ライン（１０２）が伸び、ゲートライン（１００）
はゲート端子（１０５）と接続され、補助容量ライン（
１０２）は、ゲートライン（１００）を横切るように接
続ライン（１０６）で並行に接続されている。このドレ
インライン（１０１）と救済ライン（１０４）、接続ラ
イン（１０６）とゲートライン（１００）はクロスする
ために、同層では形成できずクロスオーバーされている
。従って一本のゲートラインに対して、上と下に２つの
コンタクトホールが形成される。また一本のドレインラ
イン（１０１）に対して、左右に２対のコンタクトホー
ルが形成される。このコンタクトホールは、画素数の増
大および微細化に伴い、歩留りの低下を招く。つまりコ
ンタクトホールの数が非常に多く、しかも非常に小さい
ために、コンタクトホールの形成不良、コンタクト不良
および工程数増加に伴う不良を招く。どのようにコンタ
クトするかは、以下の工程の説明にて説明されるので、
ここでは省略する。

【００２４】続いて、前記メタルマスク（３９）を除去
し、図１１のゲート（３４）上に長方形の実線で示され
ている形状を達成するために、フォトレジストの塗布、
露光、現像を行い、ＴＦＴ（４５）のゲートに対応する
領域のみを残し、前記クロム膜（４３）、アモルファス
シリコン（４２），（４１）をケミカルエッチングする
。またここでは、ゲートライン（３５）とドレインライ
ン（４４）の交差部（４６）も実線のようにエッチング
する。続いて前記レジストを除去する。以上は、図４を
参照。

【００２５】続いて図５の如く、透明電極材料、ここで
はＩＴＯ（４７）を全面に形成する。更に、図６のよう
に、ドレイン電極（４８）、ドレインライン（４４）、
ソース電極（４９）、表示電極（５０）およびドレイン
端子（３８）、ゲート端子（３７）に対応する領域上に
レジスト（５１）が残るようにパターニングする。前記
ＩＴＯ（４７）をエッチングした後、前記レジスト（５
１）を使い、ＴＦＴ（４５）のチャンネルに対応する前
記クロム膜（４３）およびアモルファスシリコン膜（４
２）をエッチングし、前記レジスト（５１）を剥離する
。この結果、図７のような形状が達成される。

【００２６】ここではレジスト膜、ニッケル膜（５６）
およびＩＴＯ（４７）をマスクにして、セルフアライン
でアモルファスシリコン膜（４２）のチャンネル領域を
エッチングできるので、このエッチング領域のずれが無
くなる。図１１に於て、ＩＴＯ（４７）は、破線で示し
た図番（５２）が相当し、ドレインライン（４４）、こ
のドレインライン（４４）と一体となって形成されるド
レイン電極領域、表示電極（５０）、この表示電極と一
体となって形成されるソース電極領域およびドレインラ
イン（４４）と一体となって形成されるドレイン端子領
域が連続して形成される。

【００２７】本工程で達成される構造は、本発明の特徴
となる点である。つまりドレイン電極（４８）に対応す
る領域とドレインライン（４４）に対応する領域は、Ｉ
ＴＯで一体で形成されるため、必ず電気的に接続される
。またソース電極（４９）に対応する領域と表示電極（
５０）は、ＩＴＯで一体で形成されるため、必ず電気的
に接続される。特に従来では、ソースをメタルで形成し
、表示電極をＩＴＯで形成しているので、マスク合せ精
度等によりソースと表示電極が接触しない場合が生じて
いた。

【００２８】ここで図１２に示すように、救済ライン（
５３）は説明を省略したが図１の工程において、ゲート
と同一材料で構成され、第１層に形成される。しかも図
３のようにメタルマスク（３９）で絶縁膜（４０）が形
成されないので、従来例とは異なりコンタクトホールを
形成せずに電気的にドレインラインとドレイン端子を接
続できる。図９から端子部は、ＩＴＯとクロムの２層構
造であるが、クロムを省略しても良いし、ＩＴＯを端子
部まで延在させず、ＩＴＯとコンタクトしているクロム
のみを端子部に延在させても良い。また補助容量ライン
（５４）も図１の工程で第１層目に形成され、しかも図
３のようにメタルマスクで覆われているので、ゲートラ
インの端子部表面は絶縁膜（４０）で覆われず露出して
いる。従って図５及び図６の工程により、コンタクトホ
ールを形成せずにゲート端子（３７）とゲートライン（
３５）を電気的に接続できる。この構造を図１０に示す
。ここではゲートライン、ＩＴＯ、Ｎｉの３層構造であ
るが、ゲートラインのみを端子部へ延在させても良いし
、図１０においてＮｉを省略しても良い。

【００２９】更に、図８のように、画素電極となる領域
のみをレジスト（５５）で形成し、全面にニッケル（５
６）を形成する。ここでニッケルは、無電解メッキで形
成され、ドレイン電極（４８）、ドレインライン（４４
）、ソース電極（４９）およびドレイン端子（３８）上
に形成され、これらの抵抗の低下のために成される。本工程により達成される構造は、本発明の特徴点であり
、ＩＴＯ上には、無電解メッキでニッケルが形成できる
ため、いわゆるセルフアラインの機能を有して形成でき
る。ドレイン電極（４８）、ドレインライン（４４）、
ソース電極（４９）が下層のＩＴＯとずれることなく形
成できる。

【００３０】Ｎｉメッキ法は、まず塩化パラジウムに浸
し、ＩＴＯ表面にＰｄを還元析出させ、その後に無電解
メッキ液に入れ、触媒のＰｄ上にＮｉを析出させる。メ
ッキ液は、硫酸ニッケル、塩化ニッケル、スルファミン
酸ニッケル、塩化アンモニウム、ほう酸、光沢剤、ピッ
ト防止剤等が適当に選択されて構成されている。一般に
、プラスチック表面のＮｉメッキは、塩化スズを吸着さ
せてから前工程を行うが、ＩＴＯの場合スズを有してい
るので、この吸着工程は省略をしている。

【００３１】従ってソース電極と表示電極、ドレイン電
極とドレインラインは必ず電気的に接続され、しかもニ
ッケルにより、これらの電極の抵抗値を通常の電極並み
に下げることができる。またニッケルには限定せずアル
ミニウム、モリブデン、チタン等の金属を被着させても
良い。最後に、前記レジスト（５５）を剥離し、図９に
は示されていないがオーバーコートがほどこされ、対向
電極が形成される対向基板と本基板（３１）が貼り合わ
され、中に液晶が注入されて完成される。

【００３２】

【発明の効果】以上の説明からも明らかなように、液晶
装置を構成するスイッチング素子の第１層目の導電部、
例えばゲートまたはゲートラインがリフトオフ法にて形
成されるために、この上層に形成される第２層目の導電
部、ここではソース電極、ドレイン電極、行ラインまた
は列ライン（ここではドレインライン）のステップ・カ
バレージが良好となり、断線やショートを防止でき、歩
留りの向上を達成できる。

【００３３】またリフトオフ法のため工程数を減少でき
、更に歩留りの向上を達成できる。本工程では、ゲート
およびゲートラインの形成工程にて実施したがＩＴＯの
形成工程、また図８のソース電極、ドレイン電極および
端子との接続工程にも実施可能である。更には、ソース
電極および表示電極、ドレイン電極およびドレインライ
ンは、ＩＴＯで連続して形成できるので、フォトリソグ
ラフィ等のパターンずれによる接触不良を全く無くせる
特徴を有する。

【００３４】しかもＩＴＯ上には、導電材料が被着され
ており、一般に用いられている金属と同等の抵抗値を有
する特徴を有する。従って微細化が進む液晶表示装置に
於て、フォトリソグラフィ等のずれによる不良を減少で
き、更に歩留りを向上できる。

【図面の簡単な説明】

【図１】本発明にかかわる液晶表示装置の断面図である
。

【図２】本発明にかかわる液晶表示装置の断面図である
。

【図３】本発明にかかわる液晶表示装置の断面図である
。

【図４】本発明にかかわる液晶表示装置の断面図である
。

【図５】本発明にかかわる液晶表示装置の断面図である
。

【図６】本発明にかかわる液晶表示装置の断面図である
。

【図７】本発明にかかわる液晶表示装置の断面図である
。

【図８】本発明にかかわる液晶表示装置の断面図である
。

【図９】本発明にかかわる液晶表示装置の断面図である
。

【図１０】本発明にかかわる液晶表示装置の断面図であ
る。

【図１１】本発明にかかわる液晶表示装置の平面図であ
る。

【図１２】本発明にかかわる液晶表示装置の概略平面図
である。

【図１３】従来の液晶表示装置の概略平面図である。

【図１４】従来の液晶表示装置の断面図である。

【図１５】従来の液晶表示装置の断面図である。

【図１６】従来の液晶表示装置の断面図である。

【図１７】従来の液晶表示装置の断面図である。

【図１８】従来の液晶表示装置の断面図である。

Claims

【特許請求の範囲】

【請求項１】　　透明な絶縁性基板上に複数のドレイン
ライン、ゲートラインが形成され、この交点にＴＦＴの
スイッチング素子と表示電極がマトリックス状に配置さ
れる液晶表示装置の製造方法であって、前記絶縁性基板
上に前記ＴＦＴのゲートと一体で構成されるゲートライ
ンまたは前記ＴＦＴのゲートと一体で構成されるゲート
ラインとストレージ電極をリフトオフ法により形成する
工程と、前記絶縁性基板上に絶縁層を被着する工程と、
前記ＴＦＴに対応する前記絶縁層上にアモルファスシリ
コン活性層およびアモルファスシリコン・コンタクト層
を形成する工程と、前記ＴＦＴのソースに対応するアモ
ルファスシリコン・コンタクト層上から一体となる表示
電極または／および前記ＴＦＴのドレインに対応するア
モルファスシリコン・コンタクト層上から一体となるド
レインラインを形成する工程とを少なくとも有すること
を特徴とした液晶表示装置。
【請求項２】　　前記ＴＦＴのソースに対応するアモル
ファスシリコン・コンタクト層上から一体となる表示電
極または／および前記ＴＦＴのドレインに対応するアモ
ルファスシリコン・コンタクト層上から一体となるドレ
インラインを表示電極材料で形成することを特徴とした
請求項１記載の液晶表示装置の製造方法。
【請求項３】　　前記表示電極はＩＴＯで形成され、表
面は金属材料が被着されることを特徴とした液晶表示装
置の製造方法。
【請求項４】　　前記金属はニッケルを主成分とし、無
電解メッキにより形成されることを特徴とした請求項３
記載の液晶表示装置の製造方法。
【請求項５】　　透明な絶縁性基板を用意する工程と、
前記絶縁性基板上にホトレジストを塗布する工程と、前
記絶縁性基板上に形成予定のゲートと一体となるゲート
ラインまたは前記ＴＦＴのゲートと一体で構成されるゲ
ートラインとストレージ電極に対応するホトレジストを
除去する工程と、全面に前記ＴＦＴのゲート材料を被着
する工程と、前記ホトレジストを剥離し、前記ゲートと
一体となるゲートラインまたは前記ＴＦＴのゲートと一
体で構成されるゲートラインとストレージ電極に形成す
る工程と、前記絶縁性基板上に絶縁層を形成し、前記Ｔ
ＦＴに対応する絶縁層上にアモルファスシリコン活性層
およびアモルファスシリコン・コンタクト層を形成する
工程と、前記ＴＦＴのソースに対応するアモルファスシ
リコン・コンタクト層上から一体となる表示電極または
／および前記ＴＦＴのドレインに対応するアモルファス
シリコン・コンタクト層上から一体となるドレインライ
ンをＩＴＯにより形成する工程と、前記ＴＦＴのソース
およびドレインの一端と一致するように前記ＴＦＴのチ
ャンネル領域に対応する前記アモルファスシリコン・コ
ンタクト層を除去する工程と、前記ＩＴＯ上にニッケル
を無電解メッキで形成する工程とを少なくとも有するこ
とを特徴とした液晶表示装置の製造方法。
【請求項６】　　前記アモルファスシリコン・コンタク
ト層上にクロムを形成することを特徴とした請求項５記
載の液晶表示装置の製造方法。