JPH04273672A - 撮像装置 - Google Patents
撮像装置Info
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- JPH04273672A JPH04273672A JP3034294A JP3429491A JPH04273672A JP H04273672 A JPH04273672 A JP H04273672A JP 3034294 A JP3034294 A JP 3034294A JP 3429491 A JP3429491 A JP 3429491A JP H04273672 A JPH04273672 A JP H04273672A
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- circuit
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Links
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Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はカメラ一体型ＶＴＲ等の
電源回路等に用いて好適な撮像装置に関するものである
。
電源回路等に用いて好適な撮像装置に関するものである
。
【０００２】
【従来の技術】従来のカメラ一体型ＶＴＲの映像信号の
処理は例えば、種々のものが提案されているがその一例
のビデオ信号の流れは図４に示す。
処理は例えば、種々のものが提案されているがその一例
のビデオ信号の流れは図４に示す。
【０００３】図４でＣＣＤ（ｃｈａｒｇｅ ｃｏｕｐ
ｌｅｄ Ｄｅｖｉｃｅ）１の光学フィルタとしては例
えば補色フィルタが用いられ、ＣＣＤ出力信号１ａは信
号分離及び色分離サンプルホールド（Ｓ／Ｈ）回路２で
Ｙｅ（イエロー）、Ｇ（グリーン）、Ｃｙ（シアン）の
３信号に分離される。このＹｅ，Ｇ，Ｃｙの信号はプロ
セッサ３に供給され、先ずマトリックス回路等でＲ（レ
ッド）、Ｇ，Ｂ（ブルー）の信号に一度変換される。
ｌｅｄ Ｄｅｖｉｃｅ）１の光学フィルタとしては例
えば補色フィルタが用いられ、ＣＣＤ出力信号１ａは信
号分離及び色分離サンプルホールド（Ｓ／Ｈ）回路２で
Ｙｅ（イエロー）、Ｇ（グリーン）、Ｃｙ（シアン）の
３信号に分離される。このＹｅ，Ｇ，Ｃｙの信号はプロ
セッサ３に供給され、先ずマトリックス回路等でＲ（レ
ッド）、Ｇ，Ｂ（ブルー）の信号に一度変換される。
【０００４】このプロセッサ３内には後述するも種々の
調整手段を含み、色差マトリックス回路によって色差信
号Ｒ−Ｙ，Ｂ−Ｙ並に輝度信号Ｙが出力される。これら
色差信号Ｒ−Ｙ，Ｂ−Ｙ並に輝度信号ＹはＮＴＳＣのエ
ンコーダ４等に供給されエンコーダ４からＮＴＳＣビデ
オ信号を出力する。
調整手段を含み、色差マトリックス回路によって色差信
号Ｒ−Ｙ，Ｂ−Ｙ並に輝度信号Ｙが出力される。これら
色差信号Ｒ−Ｙ，Ｂ−Ｙ並に輝度信号ＹはＮＴＳＣのエ
ンコーダ４等に供給されエンコーダ４からＮＴＳＣビデ
オ信号を出力する。
【０００５】上述のＣＣＤ１、Ｓ／Ｈ回路２、プロセッ
サ３並にエンコーダ４にはクロック信号ｆｃｋやサブキ
ャリヤ信号ｆｓ 等が供給される。即ちタイミングジェ
ネレータ６には基準周波数の２倍の周波数を発振させる
水晶発振子８を有し、この発振周波数を１／２分周し、
基準周波数のクロック信号ｆｃｋを周期信号ジェネレー
タ５に供給し、水平周波数のレートまで分周し、同期信
号ジェネレータ５で成形したＨＤの水平信号周波数ｆＨ
に基づいてＣＣＤドライブ回路７によってＣＣＤ１の
垂直方向の駆動が成される。
サ３並にエンコーダ４にはクロック信号ｆｃｋやサブキ
ャリヤ信号ｆｓ 等が供給される。即ちタイミングジェ
ネレータ６には基準周波数の２倍の周波数を発振させる
水晶発振子８を有し、この発振周波数を１／２分周し、
基準周波数のクロック信号ｆｃｋを周期信号ジェネレー
タ５に供給し、水平周波数のレートまで分周し、同期信
号ジェネレータ５で成形したＨＤの水平信号周波数ｆＨ
に基づいてＣＣＤドライブ回路７によってＣＣＤ１の
垂直方向の駆動が成される。
【０００６】又、ＣＣＤ１の水平方向はクロック周波数
ｆｃｋで駆動され、Ｓ／Ｈ回路もクロック信号ｆｃｋで
サンプリングしてノイズを低減し、プロセッサ３にはｆ
ｃｋ／２のクロック信号で色分解等が行なわれ、輝度信
号Ｙ及び色差信号Ｒ−Ｙ及びＢ−Ｙが得られる。エンコ
ーダ４には同期信号ジェネレータ５から基準周波数のク
ロック信号ｆｃｋやサブキャリヤ信号ｆｓ が供給され
て例えば、ＮＴＳＣ方式のビデオ信号がエンコーダ４か
ら取り出される。
ｆｃｋで駆動され、Ｓ／Ｈ回路もクロック信号ｆｃｋで
サンプリングしてノイズを低減し、プロセッサ３にはｆ
ｃｋ／２のクロック信号で色分解等が行なわれ、輝度信
号Ｙ及び色差信号Ｒ−Ｙ及びＢ−Ｙが得られる。エンコ
ーダ４には同期信号ジェネレータ５から基準周波数のク
ロック信号ｆｃｋやサブキャリヤ信号ｆｓ が供給され
て例えば、ＮＴＳＣ方式のビデオ信号がエンコーダ４か
ら取り出される。
【０００７】
【発明が解決しようとする課題】上述の如きカメラ一体
型ＶＴＲ等では小型化が進み携帯性を持たせるために電
池等の直流電源が用いられている。この電池寿命を延す
ためにスイッチ等を設けて、使用しない場合は電源をオ
フさせて電池の消耗を防止したり、使用される回路素子
を極力低消費電力用に設計するなどが行なわれているが
、上述のＣＣＤ１、Ｓ／Ｈ回路２、プロセッサ３並にエ
ンコーダ４等にはタイミングジェネレータ６から電源オ
ン時には常時クロック信号ｆｃｋが供給されている。
型ＶＴＲ等では小型化が進み携帯性を持たせるために電
池等の直流電源が用いられている。この電池寿命を延す
ためにスイッチ等を設けて、使用しない場合は電源をオ
フさせて電池の消耗を防止したり、使用される回路素子
を極力低消費電力用に設計するなどが行なわれているが
、上述のＣＣＤ１、Ｓ／Ｈ回路２、プロセッサ３並にエ
ンコーダ４等にはタイミングジェネレータ６から電源オ
ン時には常時クロック信号ｆｃｋが供給されている。
【０００８】一般にＣＣＤ１、Ｓ／Ｈ回路２、プロセッ
サ３等はＩＣ化が行なわれｐＭＯＳ及びｎＭＯＳで構成
したＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔ
ａｌｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用
いることで消費電力を小さくしている。然し、例えば、
図５の如きＣ−ＭＯＳインバータで考えると駆動素子（
ｎＭＯＳ）と負荷素子（ｐＭＯＳ）Ｑ１ ，Ｑ２ のド
レイン電流の入力電圧に対する依存性は図６の入出力特
性曲線９に示す様に反対になっているので遷移領域１０
で大きな電圧増幅率を示し、入力信号ＶｉｎがｎＭＯＳ
Ｑ１ のしきい値電圧より低い時はｎＭＯＳＱ１は非導
通、ｐＭＯＳは導通状態であり出力電圧は電源電圧ＶＤ
Ｄに等しい値であり、この時の消費電流はリーク電流だ
けとなり、入力信号Ｖｉｎが電源電圧ＶＤＤからｐＭＯ
ＳＱ２ のしきい値電圧の絶対値を引いた値より高くな
れば逆となり、出力電位は接地電位となって消費電流は
ほとんど流れない。この様にＣ−ＭＯＳはスイッチング
時の遷移期間以外は電力を消費しない。
サ３等はＩＣ化が行なわれｐＭＯＳ及びｎＭＯＳで構成
したＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔ
ａｌｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用
いることで消費電力を小さくしている。然し、例えば、
図５の如きＣ−ＭＯＳインバータで考えると駆動素子（
ｎＭＯＳ）と負荷素子（ｐＭＯＳ）Ｑ１ ，Ｑ２ のド
レイン電流の入力電圧に対する依存性は図６の入出力特
性曲線９に示す様に反対になっているので遷移領域１０
で大きな電圧増幅率を示し、入力信号ＶｉｎがｎＭＯＳ
Ｑ１ のしきい値電圧より低い時はｎＭＯＳＱ１は非導
通、ｐＭＯＳは導通状態であり出力電圧は電源電圧ＶＤ
Ｄに等しい値であり、この時の消費電流はリーク電流だ
けとなり、入力信号Ｖｉｎが電源電圧ＶＤＤからｐＭＯ
ＳＱ２ のしきい値電圧の絶対値を引いた値より高くな
れば逆となり、出力電位は接地電位となって消費電流は
ほとんど流れない。この様にＣ−ＭＯＳはスイッチング
時の遷移期間以外は電力を消費しない。
【０００９】ところが、この様なＣ−ＭＯＳ構成の各種
回路に常時クロック信号ｆｃｋを供給することは、クロ
ック信号ｆｃｋの周波数が高い程、遷移期間に多くの電
力を消費することになる。
回路に常時クロック信号ｆｃｋを供給することは、クロ
ック信号ｆｃｋの周波数が高い程、遷移期間に多くの電
力を消費することになる。
【００１０】本発明は叙上の問題点を解決するためにな
されたもので、その目的とするところは消費電力の少な
いカメラ一体型ＶＴＲを得ようとするものである。
されたもので、その目的とするところは消費電力の少な
いカメラ一体型ＶＴＲを得ようとするものである。
【００１１】
【課題を解決するための手段】本発明の撮像装置はその
例が図１に示されている様に撮像素子１からの撮像信号
をデジタル変換して映像信号を処理する集積化された映
像信号処理手段３と少くとも映像信号処理手段３を駆動
する直流電源手段２０と、映像信号処理手段３に供給さ
れるクロック信号を制御するクロック制御手段１９と、
映像信号のブランキング信号を制御するブランキング制
御手段１７を具備し、ブランキング制御手段１７からの
ブランキング信号の所定期間、映像信号処理手段３へ供
給されるクロック制御信号からのクロック信号を固定さ
せる様にしてなるものである。
例が図１に示されている様に撮像素子１からの撮像信号
をデジタル変換して映像信号を処理する集積化された映
像信号処理手段３と少くとも映像信号処理手段３を駆動
する直流電源手段２０と、映像信号処理手段３に供給さ
れるクロック信号を制御するクロック制御手段１９と、
映像信号のブランキング信号を制御するブランキング制
御手段１７を具備し、ブランキング制御手段１７からの
ブランキング信号の所定期間、映像信号処理手段３へ供
給されるクロック制御信号からのクロック信号を固定さ
せる様にしてなるものである。
【００１２】
【作用】本発明によれば、ブランキング期間、クロック
信号の供給をプロセッサ３中の所定回路に供給しない様
にしたので、Ｃ−ＭＯＳ構成のプロセッサ中で消費され
る電力を大幅に減少させて省力化の成された撮像装置が
得られる。
信号の供給をプロセッサ３中の所定回路に供給しない様
にしたので、Ｃ−ＭＯＳ構成のプロセッサ中で消費され
る電力を大幅に減少させて省力化の成された撮像装置が
得られる。
【００１３】
【実施例】以下、本発明の撮像装置の一実施例をデジタ
ル型カメラ一体型ＶＴＲについて説明する。
ル型カメラ一体型ＶＴＲについて説明する。
【００１４】図１に於いて、ＣＣＤ１でリレーレンズＲ
Ｌを通して撮像した被写体１１の像はアナログ−デジタ
ル変換回路１２でデジタルデータに変換され、それらの
ビデオデータはプロセッサ３内に供給される。図４では
Ｓ／Ｈ２等を示したが、Ｓ／Ｈ回路２はプロセッサのＣ
−ＭＯＳ化したＩＣに含まれている。
Ｌを通して撮像した被写体１１の像はアナログ−デジタ
ル変換回路１２でデジタルデータに変換され、それらの
ビデオデータはプロセッサ３内に供給される。図４では
Ｓ／Ｈ２等を示したが、Ｓ／Ｈ回路２はプロセッサのＣ
−ＭＯＳ化したＩＣに含まれている。
【００１５】このプロセッサ３内のＣ−ＭＯＳＩＣには
大きく大別して第１の信号処理ブロックである、例えば
プリプロセス回路１３を有し、このプリプロセス回路１
３内で黒レベル及び白レベルがサンプルアンドホールド
（Ｓ＆Ｈ）され、更にビデオ成分がＳ＆Ｈされる。
大きく大別して第１の信号処理ブロックである、例えば
プリプロセス回路１３を有し、このプリプロセス回路１
３内で黒レベル及び白レベルがサンプルアンドホールド
（Ｓ＆Ｈ）され、更にビデオ成分がＳ＆Ｈされる。
【００１６】第２の信号処理ブロックである信号処理回
路１４はγ補正回路、ベデスタル回路、クランプ回路並
にニィー回路等を含み、第３の信号処理ブロック１５は
イメージエンファンサ回路等で構成されている。
路１４はγ補正回路、ベデスタル回路、クランプ回路並
にニィー回路等を含み、第３の信号処理ブロック１５は
イメージエンファンサ回路等で構成されている。
【００１７】第２の信号処理ブロックの信号処理回路１
４と第３の信号処理ブロックのイメージエンファンサ回
路１５の出力はエンコーダ回路４を通してＮＴＳＣ方式
の映像信号に変換されて出力される。
４と第３の信号処理ブロックのイメージエンファンサ回
路１５の出力はエンコーダ回路４を通してＮＴＳＣ方式
の映像信号に変換されて出力される。
【００１８】１６はブランキング信号発生回路、１８は
クロック信号発生回路で図４で説明したタイミングジェ
ネレータ６や同期信号ジェネレータ５内に含まれこれら
はすべて集積化されＩＣ１０に一体化されている。
クロック信号発生回路で図４で説明したタイミングジェ
ネレータ６や同期信号ジェネレータ５内に含まれこれら
はすべて集積化されＩＣ１０に一体化されている。
【００１９】ブランキング信号発生回路１６からのブラ
ンキング信号はブランキング制御回路１７に供給され、
ブランキング制御信号回路１７からのブランキング制御
信号ＢＬＫＧ１ 及びＢＬＫＧ２ は所定のタイミング
でスイッチング回路２１ａ及び２１ｂをスイッチングす
る。
ンキング信号はブランキング制御回路１７に供給され、
ブランキング制御信号回路１７からのブランキング制御
信号ＢＬＫＧ１ 及びＢＬＫＧ２ は所定のタイミング
でスイッチング回路２１ａ及び２１ｂをスイッチングす
る。
【００２０】クロック発生回路１８で発生させたクロッ
ク信号はクロック制御回路１９に供給されて、第１の信
号処理ブロックであるプリプロセス回路１３のＣ−ＭＯ
ＳＩＣへはスイッチング回路を介することなく直接クロ
ック信号ｆｃｋが供給される。第２及び第３の信号処理
ブロックである信号処理回路１４、イメージエンファン
サ回路１５やエンコーダ回路４のＣ−ＭＯＳＩＣにはス
イッチング回路２１ａ及び２１ｂを介してクロック信号
ｆｃｋが供給される。
ク信号はクロック制御回路１９に供給されて、第１の信
号処理ブロックであるプリプロセス回路１３のＣ−ＭＯ
ＳＩＣへはスイッチング回路を介することなく直接クロ
ック信号ｆｃｋが供給される。第２及び第３の信号処理
ブロックである信号処理回路１４、イメージエンファン
サ回路１５やエンコーダ回路４のＣ−ＭＯＳＩＣにはス
イッチング回路２１ａ及び２１ｂを介してクロック信号
ｆｃｋが供給される。
【００２１】即ち、プロセッサ３中で、特に絵作りに関
連した回路にはスイッチング回路２１ａ及び２１ｂを介
してクロック信号ｆｃｋが供給される。
連した回路にはスイッチング回路２１ａ及び２１ｂを介
してクロック信号ｆｃｋが供給される。
【００２２】尚、２０は電池等の直流電源を示し、上述
の各回路を駆動するものである。上述の第１〜第３の信
号処理ブロック１３〜１５を含むプロセッサ３の一実施
例として図３にその系統図を示す。
の各回路を駆動するものである。上述の第１〜第３の信
号処理ブロック１３〜１５を含むプロセッサ３の一実施
例として図３にその系統図を示す。
【００２３】図３に於いてプロセッサ３のＩＣは例えば
ＣＸ２００５３（ソニー製）であり、Ｓ＆Ｈはサンプル
及びホールド回路、ＷＢはホワイトバランス回路、γは
ガンマ回路、ＷＣはホワイトクリップ回路、ＰＥＤはペ
デスタル回路を示している。又、ＳＨＰ及びＳＨＤはサ
ンプルホールド用パルス、ＳＰ１ 及びＳＰ２ は色分
離用のサンプルパルス、ＣＬＰ１ はビデオ信号直流再
生用クランプパルス、ＩＤはＲＢ順次識別信号、ＨＢＬ
ＫＧは水平ブランキングパルスである。
ＣＸ２００５３（ソニー製）であり、Ｓ＆Ｈはサンプル
及びホールド回路、ＷＢはホワイトバランス回路、γは
ガンマ回路、ＷＣはホワイトクリップ回路、ＰＥＤはペ
デスタル回路を示している。又、ＳＨＰ及びＳＨＤはサ
ンプルホールド用パルス、ＳＰ１ 及びＳＰ２ は色分
離用のサンプルパルス、ＣＬＰ１ はビデオ信号直流再
生用クランプパルス、ＩＤはＲＢ順次識別信号、ＨＢＬ
ＫＧは水平ブランキングパルスである。
【００２４】図１に示した撮像装置の系統図の動作を図
２の波形図で説明する。
２の波形図で説明する。
【００２５】ブランキング信号発生回路１６で水平ブラ
ンキングパルスＨＢＬＫＧ及び垂直ブランキングパルス
ＶＢＬＫＧが映像信号期間２１の間に形成された、ブラ
ンキング入力信号ＢＬＫＧが図２Ａのように形成され、
ブランキング制御回路１７に供給される。
ンキングパルスＨＢＬＫＧ及び垂直ブランキングパルス
ＶＢＬＫＧが映像信号期間２１の間に形成された、ブラ
ンキング入力信号ＢＬＫＧが図２Ａのように形成され、
ブランキング制御回路１７に供給される。
【００２６】ブランキング制御回路１７では第２及び第
３の信号処理ブロックである信号処理回路１４或はイメ
ージエンファンサ回路１５が実際に動作するタイミング
に応じてＨＢＬＫＧ及び／又はＶＢＬＫＧの立ち下り及
び立ち上りパルスの前後を適当に削たり、デレー手段等
を介して遅延させて所定のクロック信号ｆｃｋの供給を
制御する第１及び第２のブランキング信号ＢＬＫＧ１及
びＢＬＫＧ２ を図２Ｂ及び図２Ｃの様に形成する。こ
れらブランキング信号の遅延量Ｄ１ 及びＤ２ は制御
する回路のタイミングで定まる。
３の信号処理ブロックである信号処理回路１４或はイメ
ージエンファンサ回路１５が実際に動作するタイミング
に応じてＨＢＬＫＧ及び／又はＶＢＬＫＧの立ち下り及
び立ち上りパルスの前後を適当に削たり、デレー手段等
を介して遅延させて所定のクロック信号ｆｃｋの供給を
制御する第１及び第２のブランキング信号ＢＬＫＧ１及
びＢＬＫＧ２ を図２Ｂ及び図２Ｃの様に形成する。こ
れらブランキング信号の遅延量Ｄ１ 及びＤ２ は制御
する回路のタイミングで定まる。
【００２７】この第１及び第２のブランキング信号ＢＬ
ＫＧ１ 及びＢＬＫＧ２ によってスイッチング２１ａ
及び２１ｂを少くともＨＢＬＫＧ及びＶＢＬＫＧ期間オ
フさせることでクロック制御回路１９からのクロック信
号ｆｃｋは第２及び第３の信号処理ブロック１４及び１
５に達することがなく、この間、クロック信号ｆｃｋの
スイッチングによってＣ−ＭＯＳＩＣの遷移期間の電力
消費を防ぐことが出来る。
ＫＧ１ 及びＢＬＫＧ２ によってスイッチング２１ａ
及び２１ｂを少くともＨＢＬＫＧ及びＶＢＬＫＧ期間オ
フさせることでクロック制御回路１９からのクロック信
号ｆｃｋは第２及び第３の信号処理ブロック１４及び１
５に達することがなく、この間、クロック信号ｆｃｋの
スイッチングによってＣ−ＭＯＳＩＣの遷移期間の電力
消費を防ぐことが出来る。
【００２８】又、図２Ｄの２２はＨＢＬＫＧ及びＶＢＬ
ＫＧの付加されたＮＴＳＣ映像信号波形を示し、プロセ
ッサ３に供給されるクロック信号ｆｃｋはローまたはハ
イに固定する様になされる。
ＫＧの付加されたＮＴＳＣ映像信号波形を示し、プロセ
ッサ３に供給されるクロック信号ｆｃｋはローまたはハ
イに固定する様になされる。
【００２９】尚、ブランキング期間に本願を使用しない
期間とすることで、更に低消費電力化を図ることが出来
る。例えば、白黒のビューファインダ出力だけが要求さ
れる時のクロマ系の信号処理回路やコンポジット信号が
不要な時のクロマ変調回路や輝度信号及びクロマ信号混
合回路へのクロック信号への供給の停止等である。
期間とすることで、更に低消費電力化を図ることが出来
る。例えば、白黒のビューファインダ出力だけが要求さ
れる時のクロマ系の信号処理回路やコンポジット信号が
不要な時のクロマ変調回路や輝度信号及びクロマ信号混
合回路へのクロック信号への供給の停止等である。
【００３０】
【発明の効果】本発明の撮像装置によればＣ−ＭＯＳ構
成されたプロセッサ等に供給されるクロック信号をブラ
ンキング期間供給しない様にしたので電力消費を効果的
に軽減出来るものが得られる。
成されたプロセッサ等に供給されるクロック信号をブラ
ンキング期間供給しない様にしたので電力消費を効果的
に軽減出来るものが得られる。
【図１】本発明の撮像装置の一実施例を示す系統図であ
る。
る。
【図２】本発明の撮像装置の動作説明波形図である。
【図３】本発明の撮像装置に用いられるプロセッサの一
実施例を示す系統図である。
実施例を示す系統図である。
【図４】従来の撮像装置のカメラ信号処理系の系統図で
ある。
ある。
【図５】従来のＣ−ＭＯＳの回路例を示す図である。
【図６】Ｃ−ＭＯＳインバータの入出力特性図である。
１ ＣＣＤ
２ Ｓ／Ｈ回路
３ プロセッサ
４ エンコーダ
１０ ＩＣ
１３ プリプロセス回路
１４ 信号処理回路
１６ ブランキング信号発生回路
１７ ブランキング制御回路
１８ クロック発生回路
１９ クロック制御回路
Claims (1)
- 【請求項１】 撮像素子からの撮像信号をデジタル変
換して映像信号を処理する集積化された映像信号処理手
段と、少くとも上記映像信号処理手段を駆動する直流電
源手段と、上記映像信号処理手段に供給されるクロック
信号を制御するクロック制御手段と、上記映像信号のブ
ランキング信号を、制御するブランキング制御手段とを
具備し、上記ブランキング制御手段からのブランキング
信号の所定期間、上記映像信号処理手段へ供給される上
記クロック制御信号からのクロック信号を固定させる様
にしてなることを特徴とする撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034294A JPH04273672A (ja) | 1991-02-28 | 1991-02-28 | 撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034294A JPH04273672A (ja) | 1991-02-28 | 1991-02-28 | 撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04273672A true JPH04273672A (ja) | 1992-09-29 |
Family
ID=12410142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3034294A Pending JPH04273672A (ja) | 1991-02-28 | 1991-02-28 | 撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04273672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006324812A (ja) * | 2005-05-17 | 2006-11-30 | Fujifilm Holdings Corp | タイミングジェネレータ、アナログフロントエンド回路、及び固体撮像装置 |
-
1991
- 1991-02-28 JP JP3034294A patent/JPH04273672A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006324812A (ja) * | 2005-05-17 | 2006-11-30 | Fujifilm Holdings Corp | タイミングジェネレータ、アナログフロントエンド回路、及び固体撮像装置 |
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