JPH04268752A - 配線基板 - Google Patents

配線基板

Info

Publication number
JPH04268752A
JPH04268752A JP3030185A JP3018591A JPH04268752A JP H04268752 A JPH04268752 A JP H04268752A JP 3030185 A JP3030185 A JP 3030185A JP 3018591 A JP3018591 A JP 3018591A JP H04268752 A JPH04268752 A JP H04268752A
Authority
JP
Japan
Prior art keywords
wiring
layer
wiring board
aluminum
gold
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3030185A
Other languages
English (en)
Inventor
Keizo Harada
敬三 原田
Takatoshi Takigawa
貴稔 瀧川
Takao Maeda
貴雄 前田
Toshisuke Saka
俊祐 坂
Seisaku Yamanaka
山中 正策
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP3030185A priority Critical patent/JPH04268752A/ja
Priority to DE69207507T priority patent/DE69207507T2/de
Priority to EP92905294A priority patent/EP0526656B1/en
Priority to PCT/JP1992/000198 priority patent/WO1992015117A1/ja
Priority to US07/949,474 priority patent/US5369220A/en
Priority to CA 2080814 priority patent/CA2080814C/en
Publication of JPH04268752A publication Critical patent/JPH04268752A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901Structure
    • H01L2224/4903Connectors having different sizes, e.g. different diameters
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01028Nickel [Ni]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本願発明は、半導体素子等の電気
素子を搭載する配線基板に関するものである。
【0002】
【従来の技術】半導体素子等の機能素子を含む信号用も
しくは電源系配線を具備した製品としては、ハイブリッ
ドICや各種ICパッケージなど数多くのものがある。 最近では、リードフレームおよび樹脂封止を用いた自動
化が容易で低コストないわゆるプラスチックパッケージ
の内部に、スクリーン印刷法でAg−Pd系配線を形成
してあるアルミナ配線基板もしくはプリント配線基板を
搭載して複数素子の搭載を可能ならしめた製品も開発さ
れている。
【0003】
【発明が解決しようとする課題】半導体装置はより一層
の高集積化、軽薄短小化、低コスト化の方向に進んでい
ることから、これらの要求に対応しうるプラスチックパ
ッケージ内蔵用配線基板が求められている。ところが、
先に挙げたアルミナ配線基板は、配線の微細化による高
密度化や薄型化が困難である。プリント配線基板も同様
に配線の微細化による高密度化が難しい。また、このプ
リント配線基板は、素子搭載時、特に、ワイヤボンディ
ング時に接着剤が軟化すると云う問題がある。そこで、
本発明はこれ等の問題点を解決して上記の要求に応える
ことを可能ならしめた配線基板を提供しようとするもの
である。
【0004】
【課題を解決するための手段】本発明の配線基板は、上
記の課題を解決するため、リードフレーム材料等から成
る金属板の表面に薄膜の誘電体層を設け、この誘電体層
の表面または金属板の露出面を電気素子搭載面とし、か
つその誘導体層上に信号用及びもしくは電源系の配線層
を設ける。そして更に誘電体上の配線層についてはアル
ミの導電層、ニッケルから成る拡散バリア層、金から成
る腐食防止兼ワイヤ接合層を気相蒸着法もしくはメッキ
法で順に三層に積層した構造となす。
【0005】
【作用】配線層に用いたアルミは安価な金属である。一
般的に薄膜配線に用いられる材料としては金があるが、
その原料コストは貴金属であるためかなり高くつく。ま
た、このように、アルミを導電層として用いることで、
基板の原料コストは大幅に減じられるが、樹脂封止形態
ではその吸湿性からアルミの場合配線腐食を起こし易い
【0006】また、一般に良く用いられる金ワイヤボン
ディング結線では、金−アルミ間で熱活性化により金属
間化合物が生成し電気抵抗増、結線部の強度劣化を招き
やすい。
【0007】そこで本発明では、導電層であるアルミ上
に拡散バリア層として、ニッケル層を、さらにその上層
に腐食防止及び金ワイヤボンディング時の化合物形成抑
止のための金層を設けることで問題解決を図っている。 配線形成の手法として、気相蒸着法もしくはメッキ法を
用いたのは、これ等の方法による薄膜は微細化に適して
おり、スクリーン印刷法では困難な配線幅100μm以
下を比較的容易に実現できるからである。
【0008】アルミの膜厚は、導電性を考慮すると概ね
100mΩ/mm以下の配線が必要であるので比較的厚
い5μm以上を要するが、その量産性は非常に高く実績
がある。
【0009】ニッケル層の膜厚は、0.05 μm以上
5μm以下で十分である。ニッケル膜厚が0.05 μ
m以下では拡散バリアの効果がさほど認められず、また
、5μm以上では薄膜形成に要するコストが上昇するの
であまり好ましくない。
【0010】金層の膜厚は、0.05 μm以上0.5
μm以下であることが好ましい。この金の膜厚が0.0
5 μm以下では、腐食防止およびワイヤボンディング
性の向上について充分な効果が認められず、また0.5
μm以上では金の原料コストが高くつき、製品としての
コスト上昇を招くため好ましくない。
【0011】以上述べた内容により微細配線を有し、か
つ樹脂封止形態に於いても十分な信頼性を有する配線基
板を提供できるが、金属基板上の誘電体層としてアルミ
ナ等の無機誘電体薄膜を直接形成することにより、非常
に薄い表面実装型のフラットパッケージを実現できる。 また、プリント配線基板のように接着剤軟化による実装
信頼性の低下を招く恐れもない。
【0012】
【実施例】図に本発明の配線基板の1実施例を示す。
【0013】図の1は、ベースになる金属板、2は1の
表面上に直接形成した薄い誘電体、3は2上に形成した
Vcc配線、4は同じく2上に形成したGND配線、5
は2上に形成した信号(I/O)用配線であり、GND
配線4は誘電体を一部切り欠いてこの部分で一端を金属
板1に接続している。6は、Vcc外部リード、7はG
ND外部リードである。3、4、5の各配線は、Al、
Ni、Auを順に積層した三層構造の薄膜配線である。
【0014】誘電体2上に搭載した半導体素子8の電源
用電極はボンディングワイヤ9を介してVcc配線3に
接続され、接地用電極は同じくボンディングワイヤ9で
GND配線4に接続される。また、Vcc配線3はVc
c外部リード6に、GND配線4はGND外部リード7
に各々ボンディングワイヤ9を用いて接続される。一方
、素子8の信号用電極は、最終的には6、7のリードと
同様の形態を有する信号用外部リード(図示せず)に接
続するが、図のように信号用配線5を設ける場合には少
なくとも一部の信号用電極は配線5経由で外部リードに
接続する。
【0015】このようにしておくと、1と3及び5と3
の間は直流電源に対して誘電体2が絶縁層となって絶縁
されるので、1と3が電極となってVcc配線3の形成
域の全域にバイパスコンデンサが作り出され、素子8に
対する素子スイッチング時のノイズの侵入が防止される
【0016】以下により詳細な実施例について述べる。 (実験1)図1で説明したごとき本発明の配線基板に半
導体素子としてCMOSディジタルロジックICを搭載
し、図2に示す表面実装型である樹脂封止の132ピン
プラスチックフラットパッケージ(PQFP)10を作
製した。このパッケージのプラスチックボディ11の大
きさは24×24×4mmであり、外部リードピンの一
辺の数は33本、ピンピッチは0.64mm であった
。また、図1及び図2の3に相当するVcc配線の面積
は、ボンディングワイヤ9による結線を無理なく行うた
め40mm2 を確保した。この配線面積が誘電体によ
るバイパスコンデンサの実質的な電極面積となる。
【0017】ここで用いたICは、バイパスコンデンサ
として500pF程度以上の容量を必要とする。そこで
、表1に示す構成の7種類の配線基板を作成し、組立て
前にその性能を評価した。配線層は表1のAl、Ni、
Auの3者によって構成されている。
【0018】
【表1】
【0019】誘電体層としてAl2 O3 を用いた■
〜■の基板の電気容量は約490pFであり、SiO2
 を用いた■〜■の基板の電気容量は480pF程度で
あった。
【0020】また、これ等の基板を使って作られたPQ
FPは、全試作品とも、CMOSディジタルロジックI
Cの同時スイッチング数を増加させても特に問題となる
ような信号(I/O)ノイズ波形は現れず、配線基板が
正常に機能することを確認できた。
【0021】次に、信頼性評価のため、150℃、10
00時間の高温放置試験を実施したあと、上記試作品の
特性評価を再度行ったところ、■〜■のサンプルについ
ては良好な結果が得られたものの、■■のサンプルにつ
いては一部誤動作するものが発生した。そこで■■のサ
ンプルを解体調査した結果、■については金の膜厚不足
により金ボンディングワイヤと配線部の接着面の強度劣
化が起こり、これが誤差動の原因となっていることが判
明した。また■のサンプルについてはNi厚みが薄いた
め、AlのAu層への拡散が生じており、十分な拡散バ
リアとして働いていないことが判明した。
【0022】
【効果】以上述べたように、本発明の配線基板は、その
構造から、省スペース、配線信頼性の維持が可能となり
、かつ配線層としてAu/Ni/Al構造を用いている
ことから、安価なものとなっている。従って、本発明の
配線基板を使用することにより、各種半導体装置の高集
積化、軽薄短小化、低コスト化を実現でき、時代のニー
ズに応えた半導体装置を提供することが可能になる。
【図面の簡単な説明】
【図1】本発明の配線基板の一例を示す斜視図
【図2】
本発明の配線基板を用いた半導体装置の一例を示す図
【符号の説明】
1  金属板 2  誘電体 3  Vcc配線 4  GND配線 5  信号用配線 6  Vcc外部リード 7  GND外部リード 8  半導体素子 9  ボンディングワイヤ 10  PQFP 11  プラスチックボディ

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】  金属板の表面に薄膜の誘電体層を設け
    、この誘電体層の表面または金属板の露出面を電気素子
    搭載面とし、かつその誘導体層上に信号用及びもしくは
    電源系の配線層を設ける配線基板であって、前記配線層
    が、アルミの導電層、ニッケルから成る拡散バリア層、
    金から成る腐食防止兼ワイヤ接合層を気相蒸着法もしく
    はメッキ法で順に三層に積層して構成されていることを
    特徴とする配線基板。
  2. 【請求項2】  前記配線層に接続して配線層の外部引
    き出し用リードとなすリードフレームを含んでいる請求
    項1記載の配線基板。
  3. 【請求項3】  前記誘電体が無機誘電体薄膜であり、
    金属板上に直接形成されている請求項1又は2記載の配
    線基板。
JP3030185A 1991-02-25 1991-02-25 配線基板 Pending JPH04268752A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP3030185A JPH04268752A (ja) 1991-02-25 1991-02-25 配線基板
DE69207507T DE69207507T2 (de) 1991-02-25 1992-02-24 Leiterplatte
EP92905294A EP0526656B1 (en) 1991-02-25 1992-02-24 Wiring board
PCT/JP1992/000198 WO1992015117A1 (en) 1991-02-25 1992-02-24 Wiring board
US07/949,474 US5369220A (en) 1991-02-25 1992-02-24 Wiring board having laminated wiring patterns
CA 2080814 CA2080814C (en) 1991-02-25 1992-02-24 Wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3030185A JPH04268752A (ja) 1991-02-25 1991-02-25 配線基板

Publications (1)

Publication Number Publication Date
JPH04268752A true JPH04268752A (ja) 1992-09-24

Family

ID=12296700

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3030185A Pending JPH04268752A (ja) 1991-02-25 1991-02-25 配線基板

Country Status (1)

Country Link
JP (1) JPH04268752A (ja)

Similar Documents

Publication Publication Date Title
US6313520B1 (en) Resin-sealed power semiconductor device including substrate with all electronic components for control circuit mounted thereon
US5643834A (en) Process for manufacturing a semiconductor substrate comprising laminated copper, silicon oxide and silicon nitride layers
JPS5940560A (ja) 多層回路装置
US10748707B2 (en) Electronic component
JPH0745468A (ja) セラミックコンデンサおよびセラミックコンデンサを取り付けた半導体装置
US5369220A (en) Wiring board having laminated wiring patterns
KR19980080691A (ko) 반도체 장치 및 배선체
US11581135B2 (en) Electronic component and board having the same mounted thereon
US20050093121A1 (en) Chip package and substrate
JPS5998543A (ja) 半導体装置
KR950009625B1 (ko) 유리봉지형 세라믹 패키지
JPH04268752A (ja) 配線基板
JPH0645504A (ja) 半導体装置
JPH04291748A (ja) 配線基板
JPH04291747A (ja) 配線基板
TW533557B (en) Semiconductor device
JP2696122B2 (ja) 半導体装置
JPH0613490A (ja) 半導体装置
WO2023189930A1 (ja) 半導体素子および半導体装置
JPS59224152A (ja) 集積回路装置
KR920005952Y1 (ko) 반도체장치
JP3604777B2 (ja) 配線板、実装用配線板および実装回路装置
JPH04324961A (ja) 配線基板
JPH0563139A (ja) 半導体装置
JPH03101158A (ja) 複合電子部品