JPH04267374A - 電気的に消去可能プログラム自在なリードオンリーメモリ - Google Patents

電気的に消去可能プログラム自在なリードオンリーメモリ

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JPH04267374A
JPH04267374A JP3288664A JP28866491A JPH04267374A JP H04267374 A JPH04267374 A JP H04267374A JP 3288664 A JP3288664 A JP 3288664A JP 28866491 A JP28866491 A JP 28866491A JP H04267374 A JPH04267374 A JP H04267374A
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trench
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gate dielectric
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Satyendranath Mukherjee
サテンドラナサ　マックハージィ
Len-Yuan Tsou
レン−ユアン　ツォー
Di-Son Kuo
デ−ソン　クォー
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Philips Gloeilampenfabrieken NV
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、リードオンリーメモリ
デバイス、特に電気的に消去可能プログラム自在なリー
ドオンリーメモリ（ＥＥＰＲＯＭ）デバイスの分野に関
するものである。
【０００２】
【従来の技術】一般的に、ＥＥＰＲＯＭデバイス及びこ
のようなデバイスを製造する方法は、従来よりよく知ら
れている。通常、ＥＥＰＲＯＭの構造は、適切なドーピ
ング材を用いてドープされ、導電性となっている多結晶
シリコンから通常成るフローティングゲートと、制御ゲ
ートとを具えている。一般的なドーピング材は、リンで
ある。
【０００３】フローティングゲートを、二酸化ケイ素な
どの絶縁材料から成るゲート絶縁層によって、基板領域
から分離する。一方、基板領域は、ソース領域とドレイ
ン領域とを具えるとともに、その間にチャネル領域を有
している。フローティングゲートと制御ゲートとを、内
部ゲート誘電体、一般的には二酸化ケイ素によって分離
する。ＥＥＰＲＯＭデバイスの動作は、電荷を、容量性
のフローティングゲートに蓄積し、これを順次電気的に
消去できるとの原理に基づいている。
【０００４】一般的な書き込み消去電圧、すなわち電荷
を配置又はフローティングゲートから電荷を除去するの
に必要な電圧は、一般的に高く、２０ボルトよりも大き
い。逆にこのため、制御トランジスタのゲート酸化物の
厚さ、接合の深さ及びダイサイズの縮小に限界が生じる
。
【０００５】フローティングゲートと制御ゲートとの間
の二重誘電体（上部に窒化ケイ素を有する熱酸化物）の
絶縁層として、窒化ケイ素（Ｓｉ３　Ｎ４　）も用いら
れている。窒化ケイ素は、二酸化ケイ素よりも高密度で
あり、フローティングゲートと制御ゲートとのより高い
容量性結合を可能とするという利点がある。フローティ
ングゲートと制御ゲートとの間の一般的な二重誘電体は
、厚さ５００　オングストローム又はそれ以下の酸化物
と、厚さ４００　オングストローム又はそれ以下の窒化
物とから成っている。しかしながら、たとえ絶縁層とし
て窒化ケイ素を用いたとしても、書き込み及び消去電圧
は、依然として比較的高く、通常１８ボルトよりも大き
い。従来のＥＥＰＲＯＭデバイスでは、消去及びプログ
ラム電圧が高いことが、主な欠点である。このような高
電圧を使用する場合、デバイスを使用する際に独立な高
電圧を供給、又は特別な電圧乗算器をデバイス内に用い
て、供給電圧を必要なプログラム及び消去レベルに高め
る必要がある。
【０００６】更に早期のＥＥＰＲＯＭ構造では、メモリ
アレイ内に用いる場合、個々の記憶セルを互いに絶縁す
るために付加的な制御回路を必要とするという欠点もあ
る。このことによって、デバイスの形状寸法は更に増大
させられる。例えば、各ＥＥＰＲＯＭセルが制御トラン
ジスタを必要とするならば、早期ＥＥＰＲＯＭセルに必
要な等価スペースは、約１６５　平方ミクロンであった
。更に最近の設計によって、この数字は約１００　平方
ミクロン以下にまで引き下げられたが、更にかなりの引
き下げが依然として必要である。
【０００７】これらの不利益を解消すべく、参考のため
ここで引用しているマックハージィ（Ｍｕｋｈｅｒｊｅ
ｅ）などによる米国特許第４，６９８，７８７　号明細
書にて、単一のラテラルトランジスタを用いたコンパク
トＥＥＰＲＯＭデバイスが提案された。この特許明細書
に記載されているＥＥＰＲＯＭデバイスは、早期のＥＥ
ＰＲＯＭデバイスよりも小さな表面領域を実現するとと
もに、同時に必要なプログラミング及び消去電圧もかな
り低いものとしている。それにもかかわらず、集積化技
術が進歩するに連れて、集積回路のチップ密度は増加し
続け、より低いプログラミング及び消去電圧で動作する
ことのできるメモリセルとともに、更にコンパクトなメ
モリセル構造が必要となる。
【０００８】更にメモリセルサイズを縮小するために用
いられる一つの技術としては、セルの形状寸法が垂直方
向となるように、トレンチ内にフローティングゲート及
び制御ゲートを設け、このようにしてメモリセルの横方
向の大きさを減少させるものがある。米国特許第４，７
９６，２２８　号明細書では、多重トランジスタＥＥＰ
ＲＯＭセルが開示されている。ここでは、ラテラルトラ
ンジスタが、横方向に配置されたソース領域とドレイン
領域との間にトレンチ構造を具え、電子がデバイスの上
方表面において、ドープされた表面領域とトレンチの上
方コーナー部との間をトンネリングする。
【０００９】
【発明が解決しようとする課題】しかしながら、このセ
ルも依然として幾つかの欠点が有り、メモリセルの個々
のトランジスタがラテラル構造であるために特別なスペ
ースを必要とするとともに、複数のトランジスタセル構
造を含めるために比較的広い領域が必要であり、更に比
較的高いプログラミング及び消去電圧を必要とする。
【００１０】種々のトレンチ構造は、例えば、日本国特
許出願公開第１−２２７４７７，６１−２５６６７３　
，６２−７６５６３及び６３−３６５６１号に開示され
ている電気的に消去可能プログラム自在なリードオンリ
ーメモリ（ＥＥＰＲＯＭ）などの他の種類のメモリデバ
イスでも用いられている。しかし、垂直構造のこれらの
不揮発メモリ適用では、電気的にプログラムするととも
に電気的に消去を行うための有効な手段は何ら提供され
ず、ＥＥＰＲＯＭデバイスの使用に限られている。
【００１１】本発明の第１の目的は、プログラミング及
び消去機能を、極めてコンパクトな垂直単一セルデバイ
ス構造に有効に組み込んでいるＥＥＰＲＯＭデバイスを
提供せんとするにある。
【００１２】本発明の第２の目的は、低電圧で動作でき
、優れた耐久性（耐久力）、信頼性及び能率的な動作を
具えているＥＥＰＲＯＭデバイスを提供せんとするにあ
る。
【００１３】
【課題を解決するための手段】本発明では、これらの目
的を独特のＥＥＰＲＯＭデバイス構造によって実現し、
これによって、コンパクト、低動作電圧、高い耐久性、
高速アクセス、能率的且つ信頼のできる動作を、単一セ
ル垂直ＥＥＰＲＯＭデバイスに集約している。
【００１４】本発明によるＥＥＰＲＯＭセルの基本構造
は、半導体本体のトレンチ内に形成される絶縁制御ゲー
トと絶縁フローティングゲートとを具えている。表面隣
接ドレイン領域をトレンチの側壁上方部の横側に設ける
とともに、ソース領域を、トレンチの側壁下方部の横側
に設け、チャネル領域を、ソース領域とドレイン領域と
の間のトレンチ側壁部に沿って設ける。デバイスは、チ
ャネル領域に隣接するトレンチ側壁部を介してプログラ
ムされ、消去動作の間、コーナー領域に局所的高電界密
度を発生させることによって、トレンチ底部のコーナー
領域を介して消去される。本発明による好適例では、ソ
ース領域と絶縁フローティングゲートとをコーナー領域
で互いに接近させて配置することで、前記局所的高電界
密度を作り出している。この場合、消去は、任意の所で
発生するのではなく、トレンチの側壁部及び底部に沿っ
て生じるものである。
【００１５】
【実施例】以下図面を参照して実施例を説明するが、説
明の便宜上、それぞれの図面において種々の寸法及び縮
尺を用いている。
【００１６】図１は、本発明による、シングル−トラン
ジスタトレンチ電気的に消去可能プログラム自在なリー
ドオンリーメモリ（ＥＥＰＲＯＭ）　セル１０を示す図
である。このデバイスは、第１導電型（ここでは、ｎ型
）、高ドーピングレベル（約１０１９ａｔ／ｃｍ３）の
第１半導体層１２と、この第１層上に設けられた第１導
電型、低ドーピングレベル（約１０１６ａｔ／ｃｍ３）
、厚さ約０．５　ミクロンの第２半導体層１４とで形成
される。第一層を、埋め込み層又はデバイスの基板とす
ることができ、また第１層と第２層とが相まってＥＥＰ
ＲＯＭセルのソース領域を形成する。第２導電型（ここ
では、ｐ型）の第３半導体層１６を第２層上に設け、デ
バイスの表面にまで施す。第３層の厚さは、約０．６　
〜１．０　ミクロンであり、そのドーピングレベルは約
５×１０１７ａｔ／ｃｍ３である。表面が隣接する、第
１導電型の高ドープされた第４半導体層１８を、第３層
に局所的に設け、メモリセルのドレイン領域を形成する
。この第４層のドーピング濃度は、約１０２０ａｔ／ｃ
ｍ３で、その厚さは、約０．１　〜０．４　ミクロンで
ある。
【００１７】トレンチ２０は、第３層１６及び第４層１
８を通り、第２層１４に侵入しているが、第２層を貫通
してはいない。この例では、このトレンチが、上から見
るとほぼ正方形であるものとする。しかし、このトレン
チを、長方形、円形、あるいはこれ以外の形状とするこ
ともできる。チャネル領域１６ａ　を、第３層１６の、
トレンチの側壁部分に隣接する部分に配置し、このデバ
イスのソース領域からドレイン領域へと、ほぼ垂直な方
向へと施す。
【００１８】トレンチ側壁部及び底部を、厚さ約１００
　〜２００　オングストロームの二酸化ケイ素などの絶
縁材料から成るゲート誘電体２２で覆う。後で更に詳し
く説明するが、ゲート誘電体２２は局所的に、トレンチ
側壁部と底部とが交差する付近の領域の、トレンチの下
方コーナー領域３０に厚さの薄い部分がある。
【００１９】図１に示すように、ポリシリコンの場合、
フローティングゲート２４をゲート誘電体上に設け、ト
レンチの側壁部及び底部付近に施す。フローティングゲ
ート２４の内側部分を、厚さ約２００　オングストロー
ムの、二酸化ケイ素層、又は二酸化ケイ素及び窒化ケイ
素から成る層で形成することのできる内部ゲート誘電体
２６で覆うことができる。図１に示すデバイスの基本構
造は、一般的にポリシリコンから成る制御ゲート２８を
、内部ゲート誘電体２６上に形成し、これをトレンチ２
０内に、ほぼ第３層１６と同じ深さにまで施すことによ
って完成する。この際、制御ゲート２８を、フローティ
ングゲート２４、ゲート誘電体２２及び内部ゲート誘電
体２６によって、チャネル領域１６ａ　から分離する。
【００２０】図２ａ，２ｂ及び２ｃは、トレンチの下方
コーナー領域３０の３個の互い違いの構造を示す部分的
拡大断面図である。各々の場合、セルの動作サイクルに
おける消去の間に、局所的高電界密度が発生するコーナ
ー領域を形成することを目的としている。このことは、
ゲート誘電体のコーナー領域３０に局所的に厚さの薄い
部分を設けることによって達成される。図２ａに示され
ている例では、ゲート誘電体２２に、ほぼ直角な外側コ
ーナー輪郭部３０ａ　と、”ノッチ”の付けられた内側
輪郭部３０ｂ　とを設け厚さを減少させているが、図２
ｂに示されている例では、コーナー領域３０の外側輪郭
部３０ａ　に丸みを付け、ゲート誘電体の内側端部３０
ｂ　をほぼ直角にしている。最終的には図２ｃに示され
ているように、コーナー領域３０に、丸みを付けた外側
端部３０ａ　と、”ノッチ”の付けられた内側端部３０
ｂ　とを設けることによって、コーナー領域の厚さを減
少させることができる。コーナー領域を薄くする程度を
、所望の動作特性に基づき選択することができるが、ゲ
ート誘電体２２の残りの部分の厚さの約３０％〜９０％
の厚さが、一般的に好適であることを確かめた。このよ
うにして、全体的なゲート誘電体の厚さが、１００　〜
２００　オングストロームの範囲にある場合、コーナー
領域における局所的部分の厚さは、約３０オングストロ
ームと、約１８０　オングストロームとの間になる。
【００２１】図３は、図１の破線３−３に沿って見た、
類似する隣接セル９及び１１と相互接続された、図１に
示されているようなＥＥＰＲＯＭデバイス１０を示す図
である。図３において、このデバイスの構成は、一般的
に図１に示されているデバイスに対して対称的であるこ
と明らかである。ここで、識別を容易にすべく、同一の
領域には、同一の参照番号を付している。しかしながら
、図１ではトレンチ２０の回りにのみ局所的に施されて
いるドレイン領域１８が、断面図である図３においては
、隣接ＥＥＰＲＯＭセル９又は１１のトレンチ側壁部と
完全に交差していることに注意する必要がある。この様
にして、表面隣接領域１８は更に、セル間の統合相互接
続を構成するとともに、各隣接セルのドレイン領域を構
成する。この様にして、簡易且つ高効率的な構成を達成
することができる。この場合、領域１８によってビット
線が連続となり、各セルにおける金属化領域及びドレイ
ン接点を分離する必要がなくなる。これによって、セル
の大きさをかなり小さくできるとともに、全体的なデバ
イスの構造を極めて簡単にすることができる。
【００２２】上記の構造的特徴によって、従来のＥＥＰ
ＲＯＭデバイスに優る幾つかの固有の性能及び構成が提
供される。例えば、ちょうどトレンチコーナーの所でゲ
ート誘電体を薄くすることによって、トンネリングによ
る電気的消去が、ゲート誘電体を薄くしない場合よりも
低電圧で発生する。例えば、容易に１０ボルト以下で消
去を行うことができ、消去電圧が、４〜５ボルトである
ことが好ましい。米国特許第４，６９８，７８７　号明
細書に示されているような、従来のラテラル・デバイス
では、このような利益を享受するにはゲート誘電体全体
を薄くする必要があった。このため、生産高及び再生産
性に関して、製造能力の問題が生じる。更に、ゲート誘
電体全体を薄くすることによって、耐久性（すなわち、
セルが使用不能となる以前に、行うことのできる書き込
み、及び消去動作の回数）にも悪影響を及ぼし得る。そ
の理由は、チャネル領域の薄い誘電体内の電荷トラッピ
ングによって、薄い誘電体材料を介して繰り返されるト
ンネリングの結果、比較的早く性能の劣化が生じてしま
うからである。これに対して本発明によれば、トンネリ
ングが、チャネル領域１６ａ　から意図的に離間して配
置された下方コーナー領域３０で発生し、このため、薄
い酸化物によるコーナー領域での最適トンネリングが生
じるようにするとともに、チャネルに亘って、最適ゲー
ト誘電体厚を保持できるようにしている。更に、鋭いコ
ーナー領域により生じる局所的高電界によって、消去プ
ロセスを一層向上させるとともに、許容消去電圧を一層
低くすることができる。
【００２３】低ドープされた層１４と、この下にある、
より高ドープされた層１２とを具えている二重層ソース
領域を設けることによって、ソース電圧が増加する際、
ソース−チャネル接続に、最小漏れ電流が流れる。漏れ
電流を最小にしなければならない理由は、一般的手段と
してチャージ・ポンプ回路を用い消去電圧を発生させる
場合特に、ローディングのために、このような漏れによ
って消去能力が厳しく制限されこととなるからである。 更に、高ドープされた下方の層１２は、ソース領域の抵
抗値を小さくするのに役立つ。このことは、ソース領域
における所定の電圧降下によって”オン（ｏｎ）”電流
が減少し、これによってメモリセルのアクセス速度が減
少する場合、読み取り動作の間重要である。
【００２４】本発明による他の重要な特徴は、ソースで
ある層１４と、トレンチ側壁下方部との間の垂直方向に
オーバーラップを設けていることである。このオーバー
ラップ領域は、ソース領域とゲート領域との間の結合を
制御し、消去動作の間にトンネリングが発生する場合に
、チャネル領域をコーナー領域３０から分離できるよう
にしている。この分離によって、分離しなければ発生す
るであろうトンネリングの間の誘電体内の電荷トラッピ
ングに起因するチャネル劣化を防止し、セルの耐久性を
向上させることができる。図示されている例では、垂直
方向のオーバーラップしている距離を約０．１　から、
０．５　あるいはそれ以上まで変更することができる。 一般的に、オーバーラップが増加するに連れて、トンネ
リング領域の絶縁性が増大するも、ソース抵抗も増大す
る。このため、これら２変数が最適となるように、オー
バーラップ距離を最終的に選択する。
【００２５】更に、本発明の構造によれば、現存のラテ
ラルＥＥＰＲＯＭメモリセルよりもかなり改善されたパ
ッキング密度を提供することができる。密度を少なくと
も２の係数で改良することができる。またメモリセルを
、寸法が０．７　ミクロン×０．７　ミクロンである（
上から見た場合）ほぼ正方形のトレンチで構成する。こ
のことによって、完成されたセルサイズが、約１．５　
ミクロン×１．５　ミクロンよりも小さくなる。この際
、さらに小さくすることもできる。このサイズのセルを
用いて、２５６　メガビットまでのシングルチップメモ
リサイズを達成することができる。０．５　ミクロンリ
ソグラフィーは、１ギガビットまでのメモリサイズを実
現することのできる、十分小さなセルサイズを提供でき
るものと思われる。
【００２６】本発明によるメモリセルは、チャネル領域
１６ａ　のトレンチ側壁部からのホット電子注入によっ
てプログラムされる。プログラミングプロセスの間、ド
レイン及び制御ゲート電圧は高状態であり、ソース電圧
は低状態である。この際、プログラミングのための典型
的なドレイン電圧は、約７ボルト、あるいはそれ以下で
ある。消去動作は、コーナー領域３０において、フロー
ティングゲート２４からソースへのファウラー・ノルド
ハイム・トンネル注入によって行われる。消去動作は、
ドレイン領域をフローティングさせ、ソース領域を高レ
ベル、制御ゲートを低レベルとすることで行われる。典
型的な消去電圧は、１２ボルトである。但し、１０ボル
ト以下の電圧とすることもできる。プロセスは、ドレイ
ン電圧が約４ボルトと低く、消去電圧が約５ボルトであ
る場合が好適である。
【００２７】一般的に、本発明によれるデバイスを、標
準的且つよく知られているプロセス技術を用いて製造す
ることができる。コーナー領域３０が薄くなっているゲ
ート誘電体の構成に関して、この特徴を種々の技術を用
いて製造することができる。典型的には、トレンチにエ
ッチング処理を施し、鋭い下方コーナー領域（図２ａ）
又は丸められたコーナー（図２ｂ及び２ｃ）を提供する
ことができる。その後、二酸化ケイ素から成るゲート誘
電体を設ける場合、酸化が行われる温度を選択し、薄く
するコーナー領域の正確な輪郭及び薄さの程度を決定す
ることができる。例えば、約９５０　℃あるいはそれ以
下の低温度では、より鋭く薄い輪郭部を形成することが
できる。例えば、１０５０℃あるいはそれ以上の高温で
は、それほど薄くなく、この薄いコーナー領域の形状は
、より平担なものとなる。更に、コーナーの形状を特定
の適用に適合させるために、様々な温度を用いての多重
工程酸化プロセス使用することができる。
【００２８】要約すると、本発明によれば、比較的低電
圧で効率的に動作することができ、容易に製造及び再生
産することができ、高い耐久性、高速アクセス、高能率
、高い信頼性及び優れた性能を具え、すべてを極めてコ
ンパクトに製造し高密度メモリを製造することのできる
、シンプル且つコンパクトな設計のＥＥＰＲＯＭセルを
提供することができる。
【００２９】本発明は、ここに開示されている実施例に
限定さるものではなく、要旨を変更しない範囲内で、種
々の変形又は変更が可能である。
【図面の簡単な説明】
【図１】本発明によるＥＥＰＲＯＭデバイスを示す断面
図である。
【図２】図２ａ、図２ｂ及び図２ｃは、図１に示されて
いるトレンチの下方コーナー領域の、種々の例を示す部
分的拡大断面図である。
【図３】図１の破線３−３　に沿った本発明による複数
の相互接続ＥＥＰＲＯＭを示す断面図である。
【符号の説明】
９，１１　　隣接セル １０　　ＥＥＰＲＯＭセル １２　　第１半導体層 １４　　第２半導体層 １６　　第３半導体層 １６ａ　　　チャネル領域 １８　　第４半導体層（表面隣接領域）２０　　トレン
チ ２２　　ゲート誘電体 ２４　　フローティングゲート ２６　　内部ゲート誘電体 ２８　　制御ゲート ３０　　コーナー領域

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】　　半導体本体と、該半導体本体のトレン
    チ内に形成される絶縁制御ゲート及び絶縁フローティン
    グゲートと、前記トレンチの側壁上方部横側の表面隣接
    ドレイン領域と、少なくとも前記トレンチの側壁下方部
    横側のソース領域と、前記ソース領域と前記ドレイン領
    域との間の前記トレンチの側壁部に沿って延在するチャ
    ネル領域とを具えているＥＥＰＲＯＭセルであって、動
    作中に、前記トレンチ底部のコーナー領域に、局所的高
    電界密度を発生させるための手段を設け、前記コーナー
    領域によって前記セルを消去することを特徴とするＥＥ
    ＰＲＯＭセル。
  2. 【請求項２】　　前記局所的高電界密度を発生させるた
    めの前記手段が、ゲート誘電体の前記コーナー領域に、
    局所的に厚さの薄い部分を設けることを特徴とする請求
    項１に記載のＥＥＰＲＯＭセル。
  3. 【請求項３】　　前記ゲート誘電体の前記局所的部分の
    厚さが、前記ゲート誘電体の残りの部分の厚さの約３０
    ％と約９０％との間であることを特徴とする請求項２に
    記載のＥＥＰＲＯＭセル。
  4. 【請求項４】　　前記ゲート誘電体の前記局所的部分の
    厚さが、約３０オングストロームと約１８０　オングス
    トロームとの間であることを特徴とする請求項３に記載
    のＥＥＰＲＯＭセル。
  5. 【請求項５】　　前記ゲート誘電体の前記局所的に厚さ
    の薄い部分が、前記コーナー領域に丸みを付けられた外
    側端部を有していることを特徴とする請求項２に記載の
    ＥＥＰＲＯＭセル。
  6. 【請求項６】　　前記ゲート誘電体の前記局所的に厚さ
    の薄い部分が、前記コーナー領域にノッチを付けられた
    内側端部を有していることを特徴とする請求項２に記載
    のＥＥＰＲＯＭセル。
  7. 【請求項７】　　前記ゲート誘電体の前記局所的に厚さ
    の薄い部分が、前記コーナー領域に、丸みを付けられた
    外側端部と、ノッチを付けられた内側端部とを有してい
    ることを特徴とする請求項２に記載のＥＥＰＲＯＭセル
    。
  8. 【請求項８】　　第１導電型で、高ドーピングレベルの
    第１半導体層と；該第１半導体層上に設けられ、前記第
    １半導体層と相まって前記ＥＥＰＲＯＭセルのソース領
    域を形成する、前記第１導電型で、前記第１半導体層よ
    りも低ドーピングレベルの第２半導体層と；該第２半導
    体層上に設けられ、前記ＥＥＰＲＯＭセルの表面にまで
    延在する、前記第１の導電型とは逆の第２導電型の第３
    半導体層と；前記第３半導体層に局所的に設けられ、前
    記ＥＥＰＲＯＭセルのドレイン領域を形成する、前記第
    １導電型で、表面が隣接している高ドープされた第４半
    導体層と；前記第３半導体層と前記第４半導体層とを貫
    通し、前記第２半導体層に侵入しているが、これを貫通
    せず延在しているトレンチと；前記第３半導体層の、ト
    レンチの側壁部分に隣接する部分に配置され、前記第２
    半導体層の領域から前記第４半導体層の領域へと延在し
    ているチャネル領域と；前記トレンチの側壁部と底部と
    を覆っているゲート誘電体と；該ゲート誘電体上に設け
    られ、前記トレンチの側壁部及び底部に隣接して延在す
    るフローティングゲートと；少なくとも、前記フローテ
    ィングゲートの内側の側壁部及び底部を覆っている内部
    ゲート誘電体；とを具えていることを特徴とする請求項
    １に記載のＥＥＰＲＯＭセル。
  9. 【請求項９】　　前記ＥＥＰＲＯＭセルの前記表面隣接
    ドレイン領域が、横方向に延在し、少なくとも一つの隣
    接ＥＥＰＲＯＭセルの側壁部と接触し、更に前記ドレイ
    ン領域が、前記隣接セルのドレイン領域と、前記ＥＥＰ
    ＲＯＭセルと前記隣接ＥＥＰＲＯＭとの間の相互接続と
    を形成することを特徴とする、アレイとして形成される
    請求項１に記載のＥＥＰＲＯＭセル。
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