JPH04264681A - 二値化閾値の設定方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばプリント基板
の配線パターン検査において使用され、被処理画像を二
値化する際の閾値を設定する方法に関する。

【０００２】

【従来の技術】画像処理において濃淡画像をある閾値で
“０”と“１”とに二値化する処理は、画像中の対象を
背景から抽出する代表的な方法である。この二値化処理
においては、適切な閾値の決定法が特に重要である。閾
値決定に対してはこれまで数多くの手法が提案されてき
ており、閾値を変えながら二値化した結果をもとに何ら
かの判断基準で適切な閾値を決定する適応閾値法もその
一つである。

【０００３】例えばある閾値で二値化した画像について
、“０”から“１”への変化点および“１”から“０”
への変化点の総数を算出して、これをその二値化画像の
複雑さを表わす評価値とし、この評価値を極小とする閾
値を求めるなどの手法が採られる。

【０００４】また、二値化画像のラスターデータをラン
レングス圧縮し、その圧縮率を評価値とする手法もある
。

【０００５】

【発明が解決しようとする課題】しかし、これらの評価
値算出は、被処理画像を全ての閾値について二値化処理
し、その二値化画像のそれぞれについて算出を行うため
膨大な処理時間を要するという問題点があった。

【０００６】この様な問題に対し、フィルタ演算を行う
ことによって閾値の数に依存しない演算量で、評価値を
高速に算出する方法も提案されているが、これを実現す
る場合、それに見合う多値画像メモリが必要となる。高
速化する場合、この多値画像メモリ部は大規模なシフト
レジスタ等となり、ハードウェアの肥大化という問題点
を招く。

【０００７】この発明は上記問題点を解決するためにな
されたもので、比較的小規模なハードウェアにより、画
像データの数に対する依存度を低くして、実際に二値化
することなく閾値毎の評価値を高速に算出する方法を提
供するものである。

【０００８】

【課題を解決するための手段】この発明では、（ａ）　
それぞれが階調値を有する複数の画素の配列によって被
処理画像を表現する工程と、（ｂ）　前記配列において
互いに隣接する画素対のそれぞれについて、その画素対
のうちの一方の画素の階調値と他方の画素の階調値との
差を求め、前記配列に含まれる各画素対についての前記
差の度数分布を得る工程と、（ｃ）　仮の閾値を用いて
前記被処理画像を二値化した場合に得られるべき仮の二
値化画像において、第１の画像値を持つ領域と第２の画
像値を持つ領域との相互境界の総延長として定義される
変化点数を前記度数分布に基づいて求める工程と、（ｄ
）　前記仮の閾値を変化させつつ前記（ｃ）　の工程を
実行することによって得られた前記変化点数に基づいて
、前記被処理画像の実際の二値化のための二値化閾値を
決定する工程と、を備える。

【０００９】

【作用】この発明においては、階調値の差の度数分布に
基づいて仮の閾値ごとの変化点数を求めるので、度数分
布から変化点数を算出のに必要な計算量は、画像中の画
素数には依存せず、階調値の数に依存する。

【００１０】

【実施例】Ａ．基本的な考え方 本発明の実施例の具体的な説明の前に、まず基本的な考
え方を述べる。本発明では、ある着目している画素とそ
の１つ前の画素との階調値の変化（以下「階調値差」）
を調べ、この階調値差の度数分布を求め、これを用いて
仮の閾値毎の変化点数を求め、適応閾値法等により実際
の二値化に最適な閾値を得る。

【００１１】図１は上記手順を模式的に示したものであ
る。今、閾値ＴＨによって二値化されるべき画像（以下
「原画像」）が２８　＝２５６階調値を有するとする。 原画像は複数の画素ＰＩＸから成っており、図１では一
つの方向（Ｘ方向）の画素ＰＩＸの列のみ示している。 （ｊ−１）番目、ｊ番目、（ｊ＋１）番目の画素Ｐｊ−
１　，Ｐｊ　，Ｐｊ＋１　についての階調値をそれぞれ
Ｌｊ−１　，Ｌｊ　，Ｌｊ＋１とする。但し

【００１２
】

【数１】

【００１３】とする（Ｈ　は１６進数表示を示す）。

【００１４】画素ＰＩＸをＸ方向にそってその階調値を
調べてゆく。画素Ｐｊ　に着目すると一つ前の画素は画
素Ｐｊ−１　であり、階調値はＬｊ−１　からＬｊ　に
変化する。この変化の分布の様子をマトリクスＭに記録
する。マトリクスＭにおいて縦軸は一つ前の画素の階調
値を、横軸は着目している画素の階調値を示す。従って
今の例ではハッチングを施した部分の度数Ｍ（Ｌｊ−１
　，Ｌｊ　）の値を１だけ増す。この様にして全ての画
素について一つ前の画素の階調値との階調値差を調べて
ゆく。なお、度数分布を示すマトリクスＭ中、「＊」で
示した部分は着目している画素と一つ前の画素との階調
値が等しい部分であり、階調値差が無い場合を示してい
る。本発明においてはこの部分のデータは用いない。

【００１５】全ての画素についての階調値差が求まった
後、マトリクスＭにおいて、例えば階調値６４Ｈ　（１
０進数１００）から階調値６ＥＨ　（同１１０）への変
化の回数として度数ｎ６４６Ｅが求まる。更に階調値６
５Ｈ　（同１０１）から階調値６ＦＨ　（同１１１）へ
の変化の回数を度数ｎ６５６Ｆとすると、閾値が１００
〜１１０の範囲のときに、少なくとも、ｎ６４６Ｅ＋ｎ
６５６Ｆ個の変化点が発生する。この様にして全ての変
化の組合せに対して累積加算してゆくと、ある閾値（仮
の閾値）で画像を二値化したときの二値化画像全体での
変化点の数を求めることができ、これを評価値として適
応閾値法により最適な閾値を求めることができる。

【００１６】図２〜図６はこの様にして最適な閾値を求
める方法を示したものである。図３〜図５はプリント基
板の配線パターンの一種であるランドの二値化画像であ
る。但し簡単の為、３種類の閾値に対応する画像のみ示
した。図２は３種類の閾値に対応する画像を重ねたもの
、換言すれば原画像のうち３種類の階調値のみを抜き出
したものである。図３〜図５はそれぞれ閾値Ｌａ，Ｌｂ
，Ｌｃ（図６）に対応した二値化画像である。但しこれ
ら３種類の閾値の間には

【００１７】

【数２】

【００１８】なる関係がある。図６は閾値と、変化点の
関係を示したグラフであり、図３〜図５についての閾値
Ｌａ，Ｌｂ，Ｌｃ以外の閾値についてもプロットしたも
のである。変化点の数Ｔａ，Ｔｂ，Ｔｃはそれぞれ図３
〜図５における曲線の総長、いわゆるランレングス圧縮
処理した場合の圧縮率に対応する。図６から明らかなよ
うに、二値化の閾値としてＬａ程度を採用すれば変化点
の数が低く抑えられることがわかる。

【００１９】図７〜図８は上記の考え方の手順の流れを
示すフローチャートである。まずステップＳ１００によ
って直前画素データＳをゼロクリアする。この直前画素
データＳは、注目している画素の階調値である画素デー
タＬｊ　の１つ前の画素データＬｊ−１　を記憶してお
くためのものである。原画像を走査する方向（ここでは
Ｘ方向）に走る画素ＰＩＸの列の１つを１ラインとして
、この１ラインの走査の最初には直前画素データＳをゼ
ロクリアしておくのである。

【００２０】次にステップＳ１１０により注目している
画素の画素データＬｊ　を読み込む。そして、ステップ
Ｓ１２０によってマトリクスＭのデータを書き換えてい
く。即ち

【００２１】

【数３】

【００２２】として、階調値がＳからＬｊ　に変化する
度数Ｍ（Ｓ，Ｌｊ　）を１つだけ増加させるのである。

【００２３】ステップＳ１３０によって、次の画素デー
タとの階調値差を調べるために

【００２４】

【数４】

【００２５】とする。更にステップＳ１４０によってス
テップＳ１１０〜Ｓ１３０の処理を原画像の１ラインの
全画素について行う。

【００２６】１ラインにつき、階調値差を調べた後は、
ステップＳ１５０により、原画像の全てのラインについ
て上記処理を行う。このようにして求めたマトリクスＭ
の要素は既述のように階調値差の度数を表わすことにな
る。ここでは階調値の数としてＦＦＨ　＝２５６を選ん
でいるのでマトリクスＭの要素数は２５６×２５６とな
るが、図１に示したように、対角成分は用いないので、
結局

【００２７】

【数５】

【００２８】のメモリを用意しておけばよい。

【００２９】次に図８に示すフローチャートによってあ
る閾値に対しての評価値を求める。二値化の仮の閾値と
して階調値Ｌｊ　を選ぶと、Ｌｊ−１　以下の階調値か
らＬｊ　以上の階調値への変化、及びＬｊ以上の階調値
からＬｊ−１　以下の階調値への変化の度数の総和が二
値化画素の変化点の数となり、図９に示すマトリクスＭ
の、ハッチングを施した部分の度数の総和

【００３０】

【数６】

【００３１】を求めればよいことがわかる（１６進表示
、ステップＳ１７０）。選択すべき仮の閾値は、階調値
と同数あるので数６の計算をＦＦＨ　回繰り返すことに
なり（ステップＳ１６０〜Ｓ１８０）、結局マトリクス
Ｍを求めた後の演算数は原画像の画素数即ち画像データ
数に依存せず、

【００３２】

【数７】

【００３３】の加算演算を行うことになる。この演算は
後述するようにソフト上で行っても良いし、ハード的に
計算を行ってもよい。

【００３４】以上の様にして求めた仮の閾値Ｌｊ　に対
する変化点の数Ｔ（ｊ）を評価値として、適応閾値法な
どにより、最適に二値化を行える閾値ＴＨを求めること
ができる。即ち図６に示した様なグラフを求め、変化点
の数Ｔ（ｊ）が極小値をとる閾値ＴＨを求めるなどすれ
ばよい。

【００３５】Ｂ．具体的構成 以下に本発明の一実施例の具体的構成について説明する
。

【００３６】（Ｂ−１）　全体構成と概略動作図１０は
、この発明の一実施例を適用するプリント基板のパター
ン検査装置の全体構成を示すブロック図である。

【００３７】ステージ１０上には、検査対象となるプリ
ント基板１１が配置される。基板１１は、ライン方向Ｘ
ごとに、そのイメージを読取装置２０によって走査線順
次に読みとられながら、搬送方向Ｙに送られる。読取装
置２０は、数千素子を有するＣＣＤ複数個をライン方向
Ｘに直列配列したものであり、画素ごとに基板１１のパ
ターンを読み取り、所定の階調値の原画像信号ＧＳを求
める。読み取られた原画像信号ＧＳは、２値化回路２１
ａ，２１ｂ及び後述する閾値設定回路３４に送られる。 ２値化回路２１ａ，２１ｂはそれぞれ二値化閾値ＴＨ１
，ＴＨ２を以て原画像信号ＧＳを２値化し、それぞれ後
述するホールイメージ原信号ＰＩＳ０　、パターンイメ
ージ原信号ＰＩＳ０　を生成する。信号ＨＩＳ０　，Ｐ
ＩＳ０　は共に、パターン検査回路３０に入力される。

【００３８】パターン検査回路３０は、後述する機能を
有し、配線パターン（ランドを含む）や、これとスルー
ホールとの相対的位置関係を検査し、その結果を中央演
算装置（ＭＰＵ）５０に与える。

【００３９】ＭＰＵ５０は、制御系５１を介して、装置
全体を制御する。制御系５１は、パターン検査回路３０
において得られたデータのアドレスを特定するためのＸ
−Ｙアドレスなどを生成する。また、このＸ−Ｙアドレ
スをステージ駆動系５２にも与えて、ステージ１０の搬
送機構を制御する。更に２値化回路２１ａ、２１ｂの閾
値ＴＨ１，ＴＨ２を制御する。

【００４０】ＣＲＴ６０は、ＭＰＵ５０からの指令を受
けて、各種の演算結果、例えばホールイメージなどを表
示する。キーボード７０は、ＭＰＵ５０に対して種々の
命令を入力するために用いられる。

【００４１】オプション部８０には、欠陥確認装置８１
，欠陥品除去装置８２および欠陥位置マーキング装置８
３などが配置される。欠陥確認装置８１は、検出された
欠陥を、例えばＣＲＴ６０上に拡大して表示するための
装置である。また、欠陥品除去装置８２は、欠陥を有す
るプリント基板１１を検出したら、そのプリント基板１
１を不良品用トレーなどに搬送するための装置である。 また、欠陥位置マーキング装置８３は、プリント基板１
１上の欠陥部分に直接、または、その部分に該当するシ
ート上の点にマーキングを行うための装置である。 これらの装置は必要に応じて取り付けられる。

【００４２】（Ｂ−２）　読取り光学系図１１は、図１
０に示すステージ１０，基板１１および読取装置２０な
どによって構成される読取り光学系の一例を示す図であ
る。

【００４３】図１１において、光源２２からの光は、ハ
ーフミラー２３で反射されてステージ１０上のプリント
基板１１上に照射される。プリント基板１１上には、下
地となるベースＢ，ラインＬ，スルーホールＨおよびそ
のまわりのランドＲが存在する。プリント基板１１から
の反射光はハーフミラー２３を通過し、さらにレンズ２
５を介して、読取装置２０内に設けられたＣＣＤ２４に
入射される。ＣＣＤ２４は、搬送方向Ｙに送られるプリ
ント基板１１上のベースＢ，ラインＬ，スルーホールＨ
，ランドＲなどからの反射光を線順次に読取っていく。

【００４４】図１２は図１１のＡ−Ａ′線において読み
取られた信号波形を示すグラフと、この信号波形を合成
して得られるパターンの一例を示す図である。

【００４５】図１２の信号波形に示すように、ベースＢ
においては反射光は比較的少く、配線パターンＰ（ライ
ンＬ及びランドＲ）は、銅などの金属によって形成され
ているので、この部分での反射光は多い。また、スルー
ホールＨにおいては、反射光はほとんど無い。従ってホ
ールＨの位置を知るための２値化閾値としてＴＨ１を、
パターンＰの位置を知るための２値化閾値としてＴＨ２
を、それぞれ図１２のレベルに設定すればよい。既述の
ように本発明はこれら閾値を最適に設定するためのもの
である。また、通常スルーホールＨとランドＲとの間や
、ラインＬと下地Ｂとの間には、エッジＥが存在する。 この部分にはガタつきや傾斜が存在し、この部分での反
射光レベルは、特に一定の値を取らないが、種々閾値Ｔ
Ｈ１と閾値ＴＨ２の値を変えることによってエッジＥの
形状が、ひいてはホールＨ、パターンＰの形状も変化し
、種々の二値化画像が得られることになる。

【００４６】２値化回路２１ａは、スルーホールＨを示
すホールイメージＨＩを生成し、２値化回路２１ｂは配
線パターンＰ（ラインＬ及びランドＲ）を示すパターン
イメージＰＩを生成する。この２つのイメージＨＩ，Ｐ
Ｉが、後述する処理に必要な信号として用いられる。

【００４７】図１３は、読取光学系の他の例を示す図で
ある。光源２２ａからの光は、図１１に示す例と同様に
、反射光としてハーフミラー２３およびレンズ２５を介
して読取装置２０内のＣＣＤ２４上に照射される。この
例においては、さらにステージ１０の裏側に光源２２ｂ
が備えられており、スルーホールＨを通過した光もＣＣ
Ｄ２４上に照射される。従って、スルーホールＨにおい
て信号レベルが最も高く、配線パターンＰ（ラインＬ及
びランドＲ）において信号レベルが中程度、ベースＢお
よびエッジＥにおいて信号レベルが比較的低くなる。

【００４８】さらに、他の例として、ＣＣＤ２４を２列
以上用意し、光源２２ａによって、配線パターンＰ（ラ
インＬ及びランドＲ）を検出し、光源２２ｂによってス
ルーホールＨのみを検出し、それらのデータを別々に後
段の２値化回路に出力するように構成してもよい。

【００４９】（Ｂ−３）　パターン検査回路図１４は、
図１０に示すパターン検査回路３０の内部構成を示すブ
ロック図である。

【００５０】図１０の２値化回路２１ａ，２１ｂで生成
されたホールイメージ原信号ＨＩＳ０　，パターンイメ
ージ原信号ＰＩＳ０　は、図１４においてインターフェ
ース３１を介してノイズフィルタ３２ａ，３２ｂにそれ
ぞれ与えられる。ノイズフィルタ３２ａ，３２ｂは平滑
化処理などを行って、ノイズを除去し、ホールイメージ
信号ＨＩＳ，パターンイメージ信号ＰＩＳをそれぞれ生
成する。

【００５１】ホールイメージ信号ＨＩＳとパターンイメ
ージ信号ＰＩＳはどちらも、比較検査回路３３，ＤＲＣ
（Ｄｅｓｉｇｎ　Ｒｕｌｅ　Ｃｈｅｃｋ）　回路３６，
スルーホール検査回路３５のすべてに与えられる。

【００５２】比較検査回路３３は、ホールイメージ信号
ＨＩＳ及びパターンイメージ信号ＰＩＳと、あらかじめ
準備された基準プリント基板について得られたイメージ
信号とを比較照合し、それらが相互に異なる部分を欠陥
として特定する回路である。基準プリント基板としては
、検査対象となるプリント基板１１と同一種類で、かつ
あらかじめ良品であると判定されたプリント基板が用い
られる。この方法（比較法）はたとえば本出願人による
特開昭６０−２６３８０７号公報に開示されている。

【００５３】スルーホール検査回路３５は、プリント基
板１１上のランドＲとホールＨとの相対的位置関係を検
出し、これが設計上の値から逸脱しているかどうかを判
定することによってプリント基板１１の良否検査を行う
回路である。この検査方法については、たとえば本出願
人による特願平１−８２１１７号に開示されている。

【００５４】ＤＲＣ回路３６は、良品サンプル基板の特
徴、例えば線幅、角度、連続性等の条件を基にして、検
査対象基板が前記条件から逸脱するか否を判定する回路
である。この検査方法については、たとえば特開昭５７
−１４９９０５号に開示されている。

【００５５】（Ｂ−４）　閾値設定回路図１５は閾値設
定回路３４の内部構成の概要を示すブロック図である。 詳細には各部の説明において述べるので、クロック等の
細かい部分は省いてある。

【００５６】サンプリング部３４ａはデータバスＤＢを
介して原画像信号ＧＳを受けて、階調値差をメモリアド
レスＨＡＤＲとしてデータ計数部３４ｇへ出力する。デ
ータ計数部３４ｇではマトリクス（度数分布）Ｍを記憶
するメモリを設けており、階調値差に対応するメモリア
ドレスＨＡＤＲに対して度数Ｍ（Ｓ，Ｌｊ　）の値を計
算してゆく。メモリゼロクリア部３４ｆとデータ計数部
３４ｇはアドレスバスとデータバスによってメモリ読み
出し／書き込みバッファ３４ｄに接続されており、バッ
ファ３４ｄはデータ計数部３４ｇ中のマトリクスＭを読
み出す役割等を果たす。

【００５７】チャンネル／データセレクト部３４ｃは本
発明を実施するか、従来通りの反射率ヒストグラムを作
成するかを選別するモード選択信号ＨＭＯＤＥを出力す
る。

【００５８】これらサンプリング部３４ａ，データ計数
部３４ｇ，メモリゼロクリア部３４ｆ，メモリ読み出し
／書き込みバッファ３４ｄ，チャンネル／データセレク
ト部３４ｃは、コントロール部３４ｂによって制御され
ている。また、コントロール部３４ｂはＭＰＵ５０から
の制御信号ＣＴＬによって制御されている。

【００５９】更にメモリ読み出し／書き込みバッファ３
４ｄ，チャネル／データセレクト部３４ｃ，コントロー
ル部３４ｂ，サンプリング部３４ａは、システム入力バ
スＤＴＩＮ上に載っている。この入力バスＤＴＩＮ上の
マトリクスＭを用いて、ＭＰＵ５０がソフト的に図８に
示したフローチャートにのっとって計算を行う。

【００６０】以下、各部についての詳細な動作について
説明する。

【００６１】（Ｂ−５）　サンプリング部図１６にサン
プリング部３４ａの回路構成例を示す。

【００６２】８ビットラッチ１０２は直前データＳを格
納するレジスタである。このラッチ１０２のクリア端子
ＣＬＲは、電源リセット信号ＲＳＴ＊（「＊」は負論理
を意味する。以下同様）の他、後述するモード選択信号
ＨＭＯＤＥによっても働く。しかし、図７のステップＳ
１００、即ち直前データＳのゼロクリアの際には、原画
像信号ＧＳを走査する１ラインの前に必ず“０”とする
ことにより、クリア端子ＣＬＲを用いることなくゼロク
リアを行う。

【００６３】次にステップＳ１１０の手順は、ハード上
では８ビットラッチ１０１へと

【００６４】

【数８】

【００６５】の階調値を有する原画像信号ＧＳがデータ
バスＤＢを介してまず１画素分入力されることに対応す
る。この入力のタイミングは基本クロックＵＮＣＫ８＊
によってラッチ１０１のクロック端子ＣＫで制御されて
いる。

【００６６】又、基本クロックＵＮＣＫ８＊はラッチ１
０２のクロック端子ＣＫによってラッチ１０２のタイミ
ングをも制御しているので、ラッチ１０１に原画像信号
ＧＳが１画素分、即ち８ビット入力する度に、ラッチ１
０１の内容はラッチ１０２へと移し変えられる。これは
図７のステップＳ１１０，Ｓ１３０に対応する。このよ
うにしてラッチ１０１にはｊ番目の画素データＬｊ　が
、ラッチ１０２には直前画素データＳ即ちｊ−１　番目
の画素データＬｊ−１　が記憶されることになる。ラッ
チ１０１，１０２に記憶された隣り合う画素の画素デー
タは、８ビット＋８ビット＝１６ビットのデータとして
１６ビットバッファ１０３へ送られ、後述する制御信号
ＨＡＣＫ１＊によってその制御入力ＥＮＢにトリガがか
かるのを待って、階調値差がメモリアドレスＨＡＤＲと
して出力される。（図中＜１５．．０＞は０番目のビッ
トから１５番目の１６ビットを有する信号であることを
示す。以下同様。）即ちデータ計数部３４ｇに送られる
図１のマトリクスＭの行Ｓと列Ｌｊを指定するのである
。

【００６７】８ビットカウンタ１０６は所定のサンプリ
ング間隔を保持する役割を担う。このサンプリング間隔
を保持することにより、データ計数部３４ｇでの度数分
布の計算処理に必要な時間を確保するのである。具体的
にはデータ有効信号ＨＥＮＡＢＬ＊によってカウンタ１
０６の制御入力ＥＮＢにトリガがかかることを前提とし
て、基本クロックＵＮＣＫ８＊に従ってある初期値から
カウントダウンしてゆき、“０”となった時リップルキ
ャリィアウト端子ＲＣＯから計数許可信号ＨＳＡＭＰＬ
＊をデータ計数部３４ｇへ出力するのである。

【００６８】上記初期値はシステム出力バスＤＴＯＴ及
び８ビットラッチ１０５を介してＭＰＵ５０からカウン
タ１０６の入力端子ＤＡＴＡに入力される。この初期値
がラッチ１０５に取り込まれるタイミングは書込信号Ｗ
１０５＊によって制御されている。また、カウンタ１０
６に取り込まれるタイミングはカウンタ１０６のロード
端子ＬＤによって制御され、１ライン走査を終了した場
合（ブラックホールドパルスＢＨＰ）やメモリクリア時
（メモリゼロクリア信号ＺＣＬ＊）の他計数許可信号Ｈ
ＳＡＭＰＬ＊を出力した場合に取り込まれる。これらに
よってサイクリックに計数処理が行われる。なお、この
初期値は８ビットバッファ１０７を介して、ラッチ１０
５の読出信号Ｒ１０５＊によってシステム入力バスＤＴ
ＩＮへ載せられる。

【００６９】ラッチ１０５及びカウンタ１０６もラッチ
１０１と同様、電源リセット信号ＲＳＴ＊によってクリ
アされる。

【００７０】なお、ラッチ１０２の内容をゼロにし続け
ることにより、メモリアドレスＨＡＤＲの下位８ビット
は次々送られてくる原画像信号ＧＳの階調値そのものを
示すことになり、データ計数部３４ｇにおいては階調値
Ｌｊ　を有する画素がいくつあるかを、即ち通常の反射
率ヒストグラムを生成することが可能となる。換言すれ
ば従来の反射率ヒストグラム生成回路にラッチ１０２を
付加するだけで本発明の実施が可能となる。本実施例で
はこのためモード選択信号ＨＭＯＤＥを生成し、前述の
様に電源リセット信号ＲＳＴ＊とともにラッチ１０２の
クリアを制御させている。このモード選択信号ＨＭＯＤ
Ｅは、上記カウンタ１０６の初期値の最下位ビットを以
て兼用しており、メモリゼロクリア信号ＺＣＬ＊によっ
てトリガされる１ビットラッチ１０４によって出力され
続ける。

【００７１】（Ｂ−６）　データ計数部図１７にデータ
計数部３４ｇの回路構成例を示す。１６ビットバッファ
２０１はメモリ２０２中の指定されたメモリアドレスＨ
ＡＤＲの新しい内容を保持するものであり、１６ビット
ラッチ２０４はその古い内容を保持するものである。以
下、図７のステップＳ１２０に対応する手順について説
明する。

【００７２】サンプリング部３４ａによって生成された
１６ビットのアドレスＨＡＤＲは６４ｋワード（ここで
は１ワードが１６ビットに相当する）のメモリ２０２の
アドレスを指定する。メモリ２０２の書込み許可端子Ｗ
Ｅにメモリ書込み信号ＨＷＥ＊が入力されることにより
、図７の度数Ｍ（Ｓ，Ｌｊ　）に対応するデータが１６
ビットラッチ２０４へ送られる。ラッチ２０４はトラン
スペアレントラッチが用いられ、基本クロックＵＮＣＫ
８によって制御されるタイミングでメモリ２０２の内容
を加算器２０３に送る。

【００７３】メモリアドレスＨＡＤＲがデータ計数部３
４ｇに送られてきたということは、新たに階調値Ｓから
階調値Ｌｊ　への階調値変化（但しＳはＨＡＤＲの上位
８ビット、Ｌｊ　はＨＡＤＲの下位８ビットである）を
検出したということであるから、加算器２０３において
１を加算する。加算されたデータ、即ち新しくメモリ２
０２に、メモリアドレスＨＡＤＲのデータとして格納さ
れるべきデータは、一旦１６ビットバッファ２０１に貯
えられて、格納のタイミングを待つ。

【００７４】この新データ格納のタイミングは制御信号
ＨＡＣＫ１＊，ＨＡＣＫ２によって制御される。制御信
号ＨＡＣＫ１＊はデータ計数部３４ｇへのアクセスを許
可するものであり、（Ｂ−５）　で述べた様にサンプリ
ング部３４ａの１６ビットバッファ１０３をも制御して
いるので、制御信号ＨＡＣＫ１＊によってステップＳ１
２０のタイミングが制御されているのである。

【００７５】一方、制御信号ＨＡＣＫ２＊はメモリのゼ
ロクリアを許可するものであり、メモリ２０２の内容に
もかかわらず、加算器２０３はクリア端子ＣＬＲに入力
された制御信号ＨＡＣＫ２＊によって常に“０”を出力
し、この“０”は同じく制御信号ＨＡＣＫ２＊のタイミ
ングで１６ビットバッファ２０１を経由してメモリ２０
２の入力端子ＤＩに至る。この場合、メモリアドレスＨ
ＡＤＲのデータは“０”に書き換えられる。

【００７６】メモリ２０２の入力端子ＤＩには上記タイ
ミングによって新しく格納されるべきデータが入力し、
制御信号ＨＡＣＫ１＊が働いている場合には、メモリ２
０２のアドレスＨＡＤＲの内容が１加算されたデータに
書きかえられたことになる。

【００７７】なお、加算器２０３での所要処理速度及び
メモリ２０２のアクセスタイムとの調整を行うため、位
相が反転している基本クロックＵＮＣＫ８、ＵＮＣＫ８
＊を用い、更に遅延素子ＤＥＬＡＹを設けている。以下
これについて説明する。

【００７８】メモリ書込み信号ＨＷＥ＊は、コントロー
ル部３４ｂの説明で後述するように、データ計数部３４
ｇ自身に備えるゲート２０５によって生成される計数部
書込み信号ＨＷＥ１＊を元にして生成される。よってま
ず計数部書込み信号ＨＷＥ１＊について説明する。

【００７９】今、サンプリング部３４ａから計数許可信
号ＨＳＡＭＰＬ＊がゲート２０５を開いている場合、計
数部書込み信号ＨＷＥ１＊は基本クロックＵＮＣＫ８＊
と、遅延素子ＤＥＬＡＹによって遅延された基本クロッ
クＵＮＣＫ８ｄの論理積となる。これらの信号の位相関
係を図１８に示す。結局計数部書込み信号ＨＷＥ１＊は
遅延素子ＤＥＬＡＹの遅延量ｄの幅を有するパルスとな
る。

【００８０】この書込み信号ＨＷＥ１＊はコントロール
部３４ｂにおいて制御信号ＨＡＣＫ１＊との論理積がと
られてメモリ書込み信号ＨＷＥ＊となる。即ち制御信号
ＨＡＣＫ１＊によってデータ計数部３４ｇへのアクセス
が許可されている場合に限り、メモリ２０２は幅ｄのパ
ルスをトリガとして書き換えられるのである。

【００８１】メモリ２０２の出力端子ＤＯにはデータバ
スＤＢが接続されており、度数生成後にマトリクスＭの
内容を読みとることができる。

【００８２】（Ｂ−７）　メモリ読み出し／書き込みバ
ッファ図１９にメモリ読み出し／書き込みバッファ３４
ｄの構成例を示す。１６ビットカウンタ３０１の出力は
、１６ビットバッファ３０２，３０３に入力しており、
これらのバッファ３０２，３０３からそれぞれ、後述す
るＭＰＵ５０の指定するアドレスをシステム入力バスＤ
ＴＩＮに、メモリアドレスＨＡＤＲをデータ計数部３４
ｇへ出力する。

【００８３】まずメモリのゼロクリアを行う際の動作に
ついて説明する。後述する調停回路においてゼロクリア
信号ＺＣＬ＊によって制御信号ＨＡＣＫ２＊が動作し、
バッファ３０３を介してカウンタ３０１の内容がメモリ
アドレスＨＡＤＲとなる。一方、ゼロクリア信号ＺＣＬ
＊によってクリアされていたカウンタ３０１は、ゼロク
リア信号ＺＣＬ＊の動作が終了するとクロック発生回路
３０４が出力するシステムクロックＰＣＫＭ２によりカ
ウントアップしてゆく。なおこのシステムクロックＰＣ
ＫＭ２はクロック発生回路３０４に入力されており、共
にクロック発生回路３０４に入力する制御信号ＨＡＣＫ
２＊によって出力を制御される。

【００８４】カウンタ３０１は最大値ＦＦＦＦＨ　まで
カウントアップするとリップルキャリーアウト端子ＲＣ
Ｏから終了信号ＨＳＴＯＰを出力する。即ち、メモリの
ゼロクリアを行う際、カウンタ３０１はメモリの全ての
アドレスを順に出力してゆくことになる。この時、デー
タ計数部３４ｇにおいては、（Ｂ−６）　で述べた様に
、図１７の加算器２０３が、“０”を出力し続けている
。従ってメモリ２０２の内容は、カウンタ３０１の出力
に従って全てのアドレスに“０”が書き込まれ、メモリ
のゼロクリアが行なわれている。即ち、この構成例では
バッファ３４ｄはメモリゼロクリア３４ｆをも兼ねてい
る。

【００８５】一方、全ての画素についての階調値差が求
められ、生成された度数を有するマトリクスＭがメモリ
２０２に貯えられたあとは、これをＭＰＵ５０へと読み
出すことになる。

【００８６】制御信号ＨＡＣＫ３＊によって１６ビット
バッファ３０３，３０５が動作する。バッファ３０３を
介してカウンタ３０１の内容がメモリアドレス信号ＨＡ
ＤＲとしてデータ計数部３４ｇへ送られる。メモリ読取
信号ＭＥＭＲ＊をトリガとしてカウンタ３０１のカウン
トアップにより、メモリアドレス信号ＨＡＤＲによって
指定されたメモリ２０２の内容、即ちマトリクスＭの要
素（度数）が順にバッファ３０５へ送られてくるので、
これを介してメモリ２０２の内容、即ちマトリクスＭが
システム入力バスＤＴＩＮに載り、ＭＰＵ５０はこれを
拾う。

【００８７】また、これとは別に、必要であればＭＰＵ
５０からの指令によって、必要なアドレスのデータのみ
を得ることもできる。ＭＰＵ５０は指定すべきアドレス
をシステム出力バスＤＴＯＴに載せる。カウンタ書込み
信号Ｗ３０１＊が働くと、カウンタ３０１のロード端子
ＬＤが働き、出力バスＤＴＯＴ上の指定アドレスがカウ
ンタ３０１にロードされる。これは更にバッファ３０３
を介して、メモリアドレスＨＡＤＲとしてデータ計数部
３４ｇへ送られる。

【００８８】また、カウンタ読出し信号Ｒ３０１＊によ
ってバッファ３０２を介してシステム入力バスＤＴＩＮ
において、このメモリアドレスＨＡＤＲをモニタするこ
ともできる。

【００８９】（Ｂ−８）　チャンネル／データセレクト
部チャンネル／データセレクト部３４ｃは、階調値差の
ヒストグラムを作成するか、従来の反射率ヒストグラム
を作成するかの選別を行う部分であり、前記選別につい
ての命令をモード選択信号ＨＭＯＤＥとして出力する（
図１５）。なお（Ｂ−５）　で既述したように、本実施
例では従来の反射率ヒストグラムを作成する回路に図１
６の８ビットラッチ１０２および１ビットラッチ１０４
を加える程度の構成となっており、１ビットラッチ１０
４がモード選択信号ＨＭＯＤＥを出力する。

【００９０】（Ｂ−９）　コントロール部図２０にコン
トロール部３４ｂの主要部である調停回路４００の構成
例を示す。この回路は主として要求信号発生回路４０１
と、３つの１ビットラッチ４０２，４０３，４０４とか
ら成る。これらはそれぞれ計数要求、ゼロクリア要求、
ＭＰＵからのアクセス要求を調停する。 調停方法は先着優先の排他制御であり、ゼロクリア信号
ＺＣＬ＊により初期化されるか、電源リセット信号ＲＳ
Ｔ＊により受け付け可能状態になる。

【００９１】受け付け可能状態で、どれか１つのアクセ
ス要求が発生すると対応するラッチが反転して、直ちに
アクセス許可信号を出力すると共に他のラッチに強制的
にリセッをかけ、遅れて発生したアクセス要求が受け付
けられないようにする。この状態は受け付けられたアク
セス要求が取下げられるまで続き、要求の取下げによっ
て反転していたラッチにリセットをかけ、他のラッチの
リセットを解除して元の受け付け可能状態に戻る。もし
、このとき既に別のアクセス要求が発生していたとして
も、要求信号のポジティブエッジでしか受け付けられな
いので、この要求が許可されることはない。

【００９２】この調停回路４００の働きを説明すること
により、併せて既に説明した各部が、実際の評価値算出
の手順の中でどのように働くかを説明する。

【００９３】まず画素データ（階調値）の取り込みに先
立ち、図１７のメモリ２０２の内容をゼロクリアしなけ
ればならない（ゼロクリア要求）。

【００９４】図２０においてゼロクリア信号ＺＣＬ＊が
一旦働くと、要求信号発生回路４０１は要求信号ＨＲＥ
Ｑ２を出力する。要求信号ＨＲＥＱ２はラッチ４０３の
クロック端子ＣＫに入力し、制御信号ＨＡＣＫ２（ＨＡ
ＣＫ２＊）を出力させる。

【００９５】（Ｂ−７）　で述べたように、制御信号Ｈ
ＡＣＫ２＊が活性化すると、ゼロクリア信号ＺＣＬ＊が
不活性化したあと図１９のカウンタ３０１がカウントア
ップし、最大値までカウントすると、終了信号ＨＳＴＯ
Ｐを出力する。終了信号ＨＳＴＯＰは図２０の要求信号
発生回路４０１へと入力され、ゼロクリア要求はとり下
げられる。この間中、図１７の加算器２０３は、制御信
号ＨＡＣＫ２＊の活性化により“０”を出力し続け、ま
た図２０からわかるように、システムクロックＰＣＫＭ
２とメモリ書込信号ＨＷＥ＊とは同期しているので、メ
モリ２０２の全てのアドレスのデータがゼロクリアされ
る。

【００９６】次に画素データ（階調値）を調べて度数を
生成してゆく過程について説明する。図２０において計
数要求信号ＵＮＥＮが働くと、要求信号発生回路４０１
は要求信号ＨＲＥＱ１を出力する。要求信号ＨＲＥＱ１
はラッチ４０４のクロック端子ＣＫに入力し、制御信号
ＨＡＣＫ１（ＨＡＣＫ１＊）を出力させる。又、制御信
号ＨＡＣＫ１＊は計数部書込み信号ＨＷＥ１＊との論理
積によってメモリ書込み信号ＨＷＥ＊を生成する。

【００９７】メモリ書込み信号ＨＷＥ＊は図１７のデー
タのデータ計数部３４ｇのメモリ２０２の許可端子ＷＥ
に入力され、メモリ２０２の書き換えを許可する。一方
、制御信号ＨＡＣＫ１＊バッファは２０１を動作させる
ので、メモリアドレスＨＡＤＲにあるデータを書き換え
ることになる。

【００９８】以上の様にして原画像信号ＧＳが調べられ
てゆき、１ライン分の原画像信号ＧＳが調べられると（
図７のステップＳ１４０）、ブラックホールドパルスＢ
ＨＰが要求信号発生回路４０１に入力される。これによ
り、計数要求は一旦とり下げられるが、再度計数要求信
号ＵＮＥＮが入力されて次のラインの走査が始まる（ス
テップＳ１５０）。

【００９９】全画素を走査し、度数生成が終了した後は
、マトリクスＭの要素である度数がＭＰＵ５０に伝えら
れて最適閾値法による閾値の決定（図８のステップＳ１
６０〜Ｓ１９０）に用いられる。ＭＰＵ５０からのアク
セス要求信号ＭＥＭＲ＊が要求信号発生回路４０１に入
力され、要求信号ＨＲＥＱ３が得られる。要求信号ＨＲ
ＥＱ３はラッチ４０２のクロック端子ＣＫに入力し、制
御信号ＨＡＣＫ３（ＨＡＣＫ３＊）を出力させる。制御
信号ＨＡＣＫ３＊は図１９のバッファ３０５を動作させ
、マトリクスＭの内容をシステム入力バスＤＴＩＮへと
載せ、ＭＰＵ５０へ送る。

【０１００】以上に説明した様に、図１５にその構成を
示した閾値設定回路３４は格構成部の連係した動作によ
り、図７のステップＳ１００〜Ｓ１５０を実行する。図
８のステップＳ１６０〜Ｓ１９０は、ＭＰＵ５０にてソ
フト上の処理を行うが、加算器等を用いてハード上で処
理してもよい。

【０１０１】

【発明の効果】以上に述べた様に、この発明によれば、
被処理画像について、画素対のそれぞれにおける階調値
の差の度数分布を求め、この度数分布を用いて仮の閾値
毎の変化点数を求めて二値化閾値を設定する。

【０１０２】従って、被処理画像についての度数分布は
一度求めればよい。また、度数分布からの上記仮の閾値
毎の変化点数の計算においては、実際に閾値毎に二値化
を行う必要がないため画素数に依存しない。変化点数の
計算量は階調値の数に依存し、比較的小規模なハードウ
ェアで、上記変化点数の計算を行うことができる。

【図面の簡単な説明】

【図１】本発明の基本的な考え方を示す説明図である。

【図２】本発明の基本的な考え方を示す説明図である。

【図３】本発明の基本的な考え方を示す説明図である。

【図４】本発明の基本的な考え方を示す説明図である。

【図５】本発明の基本的な考え方を示す説明図である。

【図６】本発明の基本的な考え方を示す説明図である。

【図７】本発明の基本的な考え方を示すフローチャート
である。

【図８】本発明の基本的な考え方を示すフローチャート
である。

【図９】本発明の基本的な考え方を示すフローチャート
である。

【図１０】本発明を適用するプリント基板検査装置の構
成を示すブロック図である。

【図１１】光電走査による読取を示す概念図である。

【図１２】読み取られた信号波形及びそれを合成して得
られるパターンを示す図である。

【図１３】光電走査による読取を示す概念図である。

【図１４】パターン検査回路３０の構成を示すブロック
図である。

【図１５】ＤＲＣ回路３４の構成を示すブロック図であ
る。

【図１６】サンプリング部３４ａの構成を示す回路図で
ある。

【図１７】データ計数部３４ｇの構成を示す回路図であ
る。

【図１８】メモリ書込み信号ＨＥＷ１＊の生成の様子を
示す波形図である。

【図１９】メモリ読出し／書込みバッファ３４ｄの構成
を示す回路図である。

【図２０】調停回路４００の構成を示す回路図である。

【符号の説明】

Ｐｊ−１　　　　　　　　　　　　　　　画素Ｐｊ　　
　　　　　　　　　　　　　　　画素Ｐｊ＋１　　　　
　　　　　　　　　　　画素ＰＩＸ　　　　　　　　　
　　　　　画素ＧＳ　　　　　　　　　　　　　　　　
原画像信号Ｌｊ−１　　　　　　　　　　　　　　　画
素データ（階調値）Ｌｊ　　　　　　　　　　　　　　
　　　画素データ（階調値）Ｌｊ＋１　　　　　　　　
　　　　　　　画素データ（階調値）Ｓ　　　　　　　
　　　　　　　　　　　直前画素データＭ　　　　　　
　　　　　　　　　　　　マトリクス（度数分布）Ｍ（
Ｌｊ−１　，Ｌｊ　）　　度数 Ｍ（Ｓ，Ｌｊ　）　　　　　　度数

Claims (1)

【特許請求の範囲】
1. 【請求項１】被処理画像を二値化する際の二値化閾値を
   設定する方法であって、（ａ）　　　それぞれが階調値
   を有する複数の画素の配列によって前記被処理画像を表
   現する工程と、（ｂ）　　　前記配列において互いに隣
   接する画素対のそれぞれについて、その画素対のうちの
   一方の画素の階調値と他方の画素の階調値との差を求め
   、前記配列に含まれる各画素対についての前記差の度数
   分布を得る工程と、（ｃ）　　　仮の閾値を用いて前記
   被処理画像を二値化した場合に得られるべき仮の二値化
   画像において、第１の画像値を持つ領域と第２の画像値
   を持つ領域との相互境界の総延長として定義される変化
   点数を前記度数分布に基づいて求める工程と、（ｄ）　
   　　前記仮の閾値を変化させつつ前記（ｃ）　の工程を
   実行することによって得られた前記変化点数に基づいて
   、前記被処理画像の実際の二値化のための二値化閾値を
   決定する工程と、を備えることを特徴とする二値化閾値
   の設定方法。