JPH04256844A - プリント基板のパターン検査方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はプリント基板のパター
ン検査方法に関する。

【０００２】

【従来の技術】電子部品の小形軽量化、高性能化に伴な
って、プリント基板回路の配線パターンも微細化、高密
度化が進んでおり、ラインの細線化、スルーホールの小
径化等が要求されている。

【０００３】このような細線化されたラインについては
、以前と比較して一層その幅や断線、又は短絡等の検査
、管理が重要になっている。

【０００４】この配線パターンの検査、管理に際しては
、プリント基板を後述する様に光電走査し、配線パター
ンを二値化したパターンイメージをデータとして用い、
このデータに種々の処理をおこなって良否判断を行なう
。

【０００５】このような二値化されたパターンイメージ
の処理としては従来より画素オペレータによる処理が行
なわれており、例えば特開昭５９−７４６２７号公報に
開示されている。

【０００６】図１９に８本の腕を有するオペレータＯＰ
の使用例を示す。Ｘ，Ｙ方向へ２次元的に展開された画
素ＰＩＸは、配線パターンを二値化したデータを有する
。図示しないが、画素ＰＩＸが“１”の場合には配線パ
ターンを指し、“０”の場合にはパターンのないベース
を指す。

【０００７】ラインの細線化に対応するにはこの画素Ｐ
ＩＸを小さく、即ち分解能を高くしなければならない。 一方、ライン幅等は一種類ではなく、太いものもあるの
で、これに対応するためには処理する画素ＰＩＸの数を
多くとる必要がある。

【０００８】即ち、配線パターンのイメージに作用させ
るオペレータＯＰの画素もその寸法を小さくし、また個
数を多くとる必要があった。

【０００９】

【発明が解決しようとする課題】しかし、オペレータＯ
Ｐの画素の個数を多くとるということは、２次元的に展
開されるべき画素ＰＩＸの個数を多くとることを意味す
る。即ち後述する光電走査により順次送られてくる画素
の情報を遅延させるシフトレジスタ等のハード量が増加
するという問題点があった。この部分をＬＳＩ化するに
しても素子のピン数制限等により困難であり、またディ
スクリート部品に比べてかなりのコストアップとなる。

【００１０】この発明は、このような問題点を解消する
ためになされたもので、シフトレジスタ等のハード量の
増加を抑えつつ、多くの画素群について配線パターンの
検査ができる方法を得ることを目的とする。

【００１１】

【課題を解決するための手段】この発明は、配線パター
ンのイメージに作用させるオペレータとして複数画素か
ら成る正方形のオペレータを用い、これによって得られ
るデータを遅延させ、その後合成して見かけ上複数の腕
を有するオペレータの作用によるデータを得て上記配線
パターンを検査する。

【００１２】

【作用】遅延され、その後合成された正方形のオペレー
タのデータは、等価的に上記正方形の数倍の大きさの画
素群に作用する複数の腕を有するオペレータのデータと
なる。

【００１３】

【実施例】〔Ａ．全体構成と概略動作〕図１４は、この
発明の一実施例を適用するパターン検査装置の全体構成
を示すブロック図である。

【００１４】ステージ１０上には、検査対象となるプリ
ント基板１１が配置される。プリント基板１１は、ライ
ン方向Ｘごとに、そのイメージを読取装置２０によって
走査線順次に読みとられながら、搬送方向Ｙに送られる
。読取装置２０は、数千素子を有するＣＣＤ複数個をラ
イン方向Ｘに直列配列したものであり、画素ごとにプリ
ント基板１１のパターンを読み取る。読み取られた画像
データは、２値化回路２１ａ，２１ｂに送られる。２値
化回路２１ａは、後述するホールイメージ原信号ＨＩＳ
０　を生成し、２値化回路２１ｂは後述するパターンイ
メージ原信号ＰＩＳ０　を生成する。信号ＨＩＳ０　，
ＰＩＳ０　は共に、パターン検査回路３０に入力される
。

【００１５】パターン検査回路３０は、後述する機能を
有し、配線パターン（ランドを含む）や、これとスルー
ホールとの相対的位置関係を検査し、その結果を中央演
算装置（ＭＰＵ）５０に与える。

【００１６】ＭＰＵ５０は、制御系５１を介して、装置
全体を制御する。制御系５１は、パターン検査回路３０
において得られたデータのアドレスを特定するためのＸ
−Ｙアドレスなどを生成する。また、このＸ−Ｙアドレ
スをステージ駆動系５２にも与えて、ステージ１０の搬
送機構を制御する。

【００１７】ＣＲＴ６０は、ＭＰＵ５０からの指令を受
けて、各種の演算結果、例えばホールイメージなどを表
示する。キーボード７０は、ＭＰＵ５０に対して種々の
命令を入力するために用いられる。

【００１８】オプション部８０には、欠陥確認装置８１
，欠陥品除去装置８２および欠陥位置マーキング装置８
３などが配置される。欠陥確認装置８１は、検出された
欠陥を、例えばＣＲＴ６０上に拡大して表示するための
装置である。また、欠陥品除去装置８２は、欠陥を有す
るプリント基板１１を検出したら、そのプリント基板１
１を不良品用トレーなどに搬送するための装置である。 また、欠陥位置マーキング装置８３は、プリント基板１
１上の欠陥部分に直接、または、その部分に該当するシ
ート上の点にマーキングを行うための装置である。 これらの装置は必要に応じて取り付けられる。

【００１９】〔Ｂ．読取り光学系〕図１５は、図１４に
示すステージ１０，プリント基板１１および読取装置２
０などによって構成される読取り光学系の一例を示す図
である。

【００２０】図１５において、光源２２からの光は、ハ
ーフミラー２３で反射されてステージ１０上のプリント
基板１１上に照射される。プリント基板１１上には、下
地となるベースＢ，ラインＬ，スルーホールＨおよびそ
のまわりのランドＲが存在する。プリント基板１１から
の反射光はハーフミラー２３を通過し、さらにレンズ２
５を介して、読取装置２０内に設けられたＣＣＤ２４に
入射される。ＣＣＤ２４は、搬送方向Ｙに送られるプリ
ント基板１１上のベースＢ，ラインＬ，スルーホールＨ
，ランドＲなどからの反射光を線順次に読取っていく。

【００２１】図１７は図１５のＡ−Ａ′線において読み
取られた信号波形を示すグラフと、この信号波形を合成
して得られるパターンの一例を示す図である。

【００２２】図１７の信号波形に示すように、ベースＢ
においては反射光は比較的少く、閾値ＴＨ１，ＴＨ２（
ＴＨ１＜ＴＨ２）の間のレベルの信号が生成される。 配線パターンＰ（ラインＬ及びランドＲ）は、銅などの
金属によって形成されているので、この部分での反射光
は多く、閾値ＴＨ２以上のレベルの信号が生成される。 また、スルーホールＨにおいては、反射光はほとんど無
く、閾値ＴＨ１以下のレベルの信号が生成される。さら
に、通常スルーホールＨとランドＲとの間や、ラインＬ
と下地Ｂとの間には、エッジＥが存在する。この部分に
はガタつきや傾斜が存在し、この部分での反射光レベル
は、特に一定の値を取らないが、ほぼ閾値ＴＨ１と閾値
ＴＨ２との間にある。

【００２３】読取装置２０からの信号は、図１４の２値
化回路２１ａ，２１ｂにおいて、例えば閾値ＴＨ１，Ｔ
Ｈ２をそれぞれ用いて２値化される。２値化回路２１ａ
は、スルーホールＨを示すホールイメージＨＩを生成し
、２値化回路２１ｂは配線パターンＰ（ラインＬ及びラ
ンドＲ）を示すパターンイメージＰＩを生成する。この
２つのイメージＨＩ，ＰＩが、後述する処理に必要な信
号として用いられる。

【００２４】図１６は、読取光学系の他の例を示す図で
ある。光源２２ａからの光は、図１５に示す例と同様に
、反射光としてハーフミラー２３およびレンズ２５を介
して読取装置２０内のＣＣＤ２４上に照射される。この
例においては、さらにステージ１０の裏側に光源２２ｂ
が備えられており、スルーホールＨを通過した光もＣＣ
Ｄ２４上に照射される。従って、スルーホールＨにおい
て、信号レベルが最も高く、配線パターンＰ（ラインＬ
及びランドＲ）において、信号レベルが中程度、ベース
ＢおよびエッジＥにおいて信号レベルが比較的低くなる
。

【００２５】さらに、他の例として、ＣＣＤ２４を２列
以上用意し、光源２２ａによって、配線パターンＰ（ラ
インＬ及びランドＲ）を検出し、光源２２ｂによってス
ルーホールＨのみを検出し、それらのデータを別々に後
段の２値化回路に出力するように構成してもよい。

【００２６】〔Ｃ．パターン検査回路〕図１８は、図１
４に示すパターン検査回路３０の内部構成を示すブロッ
ク図である。

【００２７】図１４の２値化回路２１ａ，２１ｂで生成
されたホールイメージ原信号ＨＩＳ０　，パターンイメ
ージ原信号ＰＩＳ０　は、図１８において、インターフ
ェース３１を介してノイズフィルタ３２ａ，３２ｂにそ
れぞれ与えられる。ノイズフィルタ３２ａ，３２ｂは平
滑化処理などを行って、ノイズを除去し、ホールイメー
ジ信号ＨＩＳ，パターンイメージ信号ＰＩＳをそれぞれ
生成する。

【００２８】ホールイメージ信号ＨＩＳとパターンイメ
ージ信号ＰＩＳはどちらも、比較検査回路３３，ＤＲＣ
（Ｄｅｓｉｇｎ　Ｒｕｌｅ　Ｃｈｅｃｋ）　回路３４，
スルーホール検査回路３５のすべてに与えられる。

【００２９】比較検査回路３３は、ホールイメージ信号
ＨＩＳ及びパターンイメージ信号ＰＩＳと、あらかじめ
準備された基準プリント基板について得られたイメージ
信号とを比較照合し、それらが相互に異なる部分を欠陥
として特定する回路である。基準プリント基板としては
、検査対象となるプリント基板１１と同一種類で、かつ
あらかじめ良品であると判定されたプリント基板が用い
られる。この方法（比較法）はたとえば本出願人による
特開昭６０−２６３８０７号公報に開示されている。

【００３０】スルーホール検査回路３５はプリント基板
１１上のランドＲとホールＨとの相対的位置関係を検出
し、これが設計上の値から逸脱しているかどうかを判定
することによってプリント基板１１の良否検査を行う回
路である。この検査方法については、たとえば本出願人
による特願平１−８２１１７号に開示されている。

【００３１】〔Ｄ．ＤＲＣ回路〕（Ｄ−１．　概要）　
ＤＲＣ回路３４の各部の構造・動作の説明をする前に、
その概要について以下に述べる。

【００３２】図１はＤＲＣ回路３４の概要を示すブロッ
ク図、図２は同回路３４の動作の流れを示すフローチャ
ートである。

【００３３】正方形オペレータ作用部３６は、パターン
イメージ信号ＰＩＳの画素ＰＩＸを２次元的に展開し、
後述する成分Ａ〜Ｈの画素を得るためにｍ×ｍ画素の正
方形オペレータＳＯＰを作用させるものであり、ステッ
プＳ１００に対応する。

【００３４】コード化回路３７は、上記成分Ａ〜Ｈの連
続する長さＡ１〜Ｈ１を求めるものであり、ステップＳ
２００に対応する。

【００３５】（ｍ−１）画素遅延回路３８及び（ｍ−１
）ライン遅延回路３９は成分Ａ〜Ｈの後述する位置関係
を調整するためのものであり、ステップＳ３００に対応
する。

【００３６】合成回路４０は上記ステップＳ３００で調
整された、成分Ａ〜Ｈの長さを所定の組において合計し
てパターン幅Ｗ１〜Ｗ４を求めるものであり、ステップ
Ｓ４００に対応する。

【００３７】判定部４１はパターン幅Ｗ１〜Ｗ４が所定
の範囲内にあるか否かを判定し、良否判断ＯＫを出力す
るものであり、ステップＳ５００に対応する。

【００３８】（Ｄ−２．　正方形オペレータの作用）　
図３に正方形オペレータＳＯＰの作用の概念を示す。シ
フトレジスタ群３６ａによって遅延されたパターンイメ
ージ信号ＰＩＳは２次元的に展開された画素ＰＩＸとな
る。これらの画素ＰＩＸに対してｍ画素×ｍ画素の正方
形オペレータＳＯＰを作用させる。ここでは６画素×６
画素（ｍ＝６）の場合について図示する。後述するよう
にこの場合は、その長さが５画素（ｍ−１＝５）である
腕を８本有するオペレータＯＰと同等の検査を行うこと
ができる。即ち（２ｍ−１）×（２ｍ−１）のマトリク
スに対してするのと同様の処理を、その約１／４のマト
リクスに対する処理で行うのである。

【００３９】（Ｄ−３．　オペレータ成分の測長）　コ
ード化回路３７によって正方形オペレータＳＯＰの成分
（腕）Ａ〜Ｈの長さＡ１〜Ｈ１を求める（ステップＳ２
００）。 今オペレータＳＯＰが図４の位置にある場合、注目して
いる中心画素Ｏは、オペレータＳＯＰの左上隈に位置す
る。そしてこの中心画素Ｏを含めて所定方向に連続して
“１”となる画素数を数えて長さＡ１を求める。成分Ａ
の長さＡ１を求める際には図５に示すように画素Ｏから
Ｘ方向に対して−４５°方向に画素Ｏ，ａ１　，ａ２　
，…のビットを検査してゆく。このような処理はプライ
オリティエンコーダを用いることで容易に実現できる。

【００４０】同様に中心画素Ｏに対して図６の位置にオ
ペレータＳＯＰが存在する場合には図７に示すように、
画素Ｏ，ｂ１　，ｂ２　，…のビットを検査して成分Ｂ
の長さＢ１を求め、また、画素Ｏ，ｃ１　，ｃ２　，…
のビットを検査して成分Ｃの長さＣ１をそれぞれ求める
。

【００４１】図８の位置にオペレータＳＯＰが存在する
ときには図９に示すように、画素Ｏ，ｄ１　，ｄ２　，
…のビットを検査して成分Ｄの長さＤ１を、画素Ｏ，ｅ
１　，ｅ２　，…のビットを検査して成分Ｅの長さＥ１
を、画素Ｏ，ｆ１　，ｆ２　，…のビットを検査して成
分Ｆの長さＦ１をそれぞれ求める。

【００４２】中心画素Ｏに対して図１０の位置にオペレ
ータＳＯＰが存在するときには図１１に示すように、画
素Ｏ，ｇ１　，ｇ２　，…のビットを検査して成分Ｇの
長さＧ１を、画素Ｏ，ｈ１　，ｈ２　，…のビットを検
査して成分Ｈの長さＨ１をそれぞれ求める。

【００４３】上記長さＡ１〜Ｈ１の測長においてはオペ
レータＳＯＰの位置が４種に異なっているが、注目して
いる中心画素Ｏは共通している。従って、これらのデー
タを適切にタイミングを合わせると、見かけ上図１２に
示すような８つの腕Ａ〜Ｈを有するオペレータＯＰによ
って各腕の長さを測定することになり、従来の場合と同
様にしてパターン検査を行うことができる。

【００４４】（Ｄ−４．　データ遅延）　見かけ上、図
１２に示すようなオペレータＯＰについてのデータを得
るため、遅延回路３８，３９によって長さＡ１〜Ｈ１に
所定の遅延を与える（ステップＳ３００）。

【００４５】（ｍ−１）画素遅延回路３８は正方形オペ
レータＳＯＰの一辺の画素数ｍよりも一つ少ない（ｍ−
１）に相当する走査時間だけ信号を遅延させる回路であ
り、シフトレジスタを用いて容易に構成される。図８と
図９及び図１０と図１１からわかるように、図１０の正
方形オペレータＳＯＰは図８の正方形オペレータＳＯＰ
に対して（ｍ−１）画素分早いデータをとり込むことに
なるので、成分Ｇ，Ｈの長さＧ１，Ｈ１は遅延回路３８
を通して遅延させ、データＧ１ｘ，Ｈ１ｘとする。一方
、成分Ｄ，Ｅ，Ｆについては他の成分と比べて最も遅い
データであるので遅延を掛けない。

【００４６】（ｍ−１）ライン遅延回路３９は（ｍ−１
）ライン、即ち（ｍ−１）×（ｍ−１）画素分だけ信号
を遅延させる回路であり、ディレイメモリーを用いて容
易に構成される。図６と図７及び図８と図９からわかる
ように、図６の正方形オペレータＳＯＰは、図８の正方
形オペレータＳＯＰに対して（ｍ−１）ライン分早いデ
ータをとり込むことになるので、成分Ｂ，Ｃの長さＢ１
，Ｃ１は遅延回路３９を通して遅延させたデータＢ１ｙ
，Ｃ１ｙとする。

【００４７】図４の正方形オペレータＳＯＰについては
、図４と図５及び図８と図９からわかるように、図８の
正方形オペレータＳＯＰに対して（ｍ−１）ライン分と
更に（ｍ−１）画素分早いデータをとり込むことになる
ので、成分Ａの長さＡ１は遅延回路３８，３９の両方を
通すことになり、遅延させたデータＡ１ｘｙとする。

【００４８】以上の長さＡ１ｘｙ，Ｂ１ｙ，Ｃ１ｙ，Ｄ
１，Ｅ１，Ｆ１，Ｇ１ｘ，Ｈ１ｘは合成回路４０へ入力
される。

【００４９】（Ｄ−５．　データ合成）　合成回路４０
では見かけ上対角線の関係にある腕の長さを合成し、あ
る方向で“１”が連続する画素数即ちパターンの幅を求
める（ステップＳ４００）。

【００５０】具体的には、遅延された成分Ｈの長さＨ１
ｘと成分Ｄの長さＤ１を合計し、さらに中心Ｏの画素を
考慮してＸ方向におけるパターン幅を

【００５１】

【数１】

【００５２】として求める。同様にして遅延された成分
Ｇの長さＧ１ｘと遅延された成分Ｃの長さＣ１ｙからＸ
方向に対して４５°の角をなす方向におけるパターン幅
Ｗ３を

【００５３】

【数２】

【００５４】により求め、遅延された成分Ｂの長さＢ１
ｙと成分Ｆの長さＦ１からＹ方向におけるパターン幅Ｗ
２を

【００５５】

【数３】

【００５６】により求め、遅延された成分Ａの長さＡ１
ｘｙと成分Ｅの長さＥ１からＹ方向に対して４５°の角
をなす方向におけるパターン幅Ｗ４を

【００５７】

【数４】

【００５８】により求める。

【００５９】このような合成回路４０は加算器を用いる
ことで構成できる。

【００６０】（Ｄ−６．　データ判定）　判定部４１で
は合成回路４０によって求められた４方向のパターンの
幅Ｗ１，Ｗ２，Ｗ３，Ｗ４から、オペレータＯＰの中心
Ｏが載っているパターンイメージＰＩ、即ちパターンＰ
の良否を判定する（ステップＳ５００）。

【００６１】例えばライン幅の検査であれば、以下のよ
うな処理を行う。図１３においてまず幅Ｗ１，Ｗ２，Ｗ
３，Ｗ４の中で、その長さが２ｍ−１のものがあるか否
かを調べる（ステップＳ５０１）。即ちその方向で見か
け上のオペレータＯＰの全画素が“１”のものがあれば
、その方向にラインＬが走っていると判断する。このよ
うなパターン幅があればこれに直交する方向のパターン
幅をライン幅であると認識し、（ステップＳ５０２）、
そのライン幅が所定の範囲内にあるか否かを調べる（ス
テップＳ５０３）。その結果所定の範囲内であればこの
ラインＬは適正な幅を有するとして「良」と判断してＯ
Ｋ＝１を出力する（ステップＳ５０４）。ライン幅が所
定の範囲内になければ「不良」と判断してＯＫ＝０を出
力する（ステップＳ５０５）。

【００６２】その他判定部４１においては他の判定、例
えばパターン欠陥やラインＬ間の短絡を判定させること
もできる。

【００６３】また合成回路４０において例えば成分Ａと
成分Ｂ、成分Ｂと成分Ｃを合成することもでき、このよ
うな場合には判定部４１において、ラインＬが４５°の
屈曲を有する部分の判定を行うこともできる。

【００６４】

【発明の効果】以上のように、本発明によれば配線パタ
ーンのイメージに対して正方形の画素オペレータを作用
させ、得られたデータに適切に遅延を行ってこれらを合
成することにより、見かけ上上記正方形の数倍の大きさ
の画素群に対して複数の腕を有するオペレータを作用さ
せることになるので、シフトレジスタ等のハード量の増
加を抑えつつ、多くの画素群に対して配線パターンの検
査をすることができる。

【図面の簡単な説明】

【図１】ＤＲＣ回路３４の概要を示すブロック図である
。

【図２】ＤＲＣ回路３４の動作の流れを示すフローチャ
ートである。

【図３】この発明の一実施例を説明する説明図である。

【図４】この発明の一実施例を説明する説明図である。

【図５】この発明の一実施例を説明する説明図である。

【図６】この発明の一実施例を説明する説明図である。

【図７】この発明の一実施例を説明する説明図である。

【図８】この発明の一実施例を説明する説明図である。

【図９】この発明の一実施例を説明する説明図である。

【図１０】この発明の一実施例を説明する説明図である
。

【図１１】この発明の一実施例を説明する説明図である
。

【図１２】この発明の一実施例を説明する説明図である
。

【図１３】ステップＳ５００の詳細を示すフローチャー
トである。

【図１４】この発明の一実施例を適用するパターン検査
装置の全体構成を示すブロック図である。

【図１５】光電走査による読取りを示す概念図である。

【図１６】光電走査による読取りを示す概念図である。

【図１７】図１５によって読取られた信号波形及びそれ
を合成して得られるパターンを示す図である。

【図１８】パターン検査回路３０の構成を示すブロック
図である。

【図１９】従来の技術を示す説明図である。

【符号の説明】

１１　　　　　　　　プリント基板 Ｐ　　　　　　　　　　配線パターン ＰＩＸ　　　　　　画素 Ｌ　　　　　　　　　　ライン ＰＩ　　　　　　　　配線パターンのイメージＳＯＰ　
　　　　　正方形の画素オペレータＯＰ　　　　　　　
　複数の腕を有する見かけ上のオペレータ３８，３９　
　遅延回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　配線パターンを有するプリント基板を
   光電走査して画素ごとに読取った画素データに基づいて
   、上記配線パターンの検査を行う、プリント基板のパタ
   ーン検査方法であって、（ａ）上記画素データに基づい
   て、上記配線パターンのイメージを求める工程と、（ｂ
   ）複数画素から成る正方形の画素オペレータを上記配線
   パターンのイメージに作用させる工程と、（ｃ）上記画
   素オペレータのデータを遅延させる工程と、（ｄ）遅延
   された上記画素オペレータのデータを合成して見かけ上
   複数の腕を有するオペレータの作用によるデータを得る
   工程と、（ｅ）上記みかけ上のデータから上記配線パタ
   ーンを検査する工程と、を備えるプリント基板のパター
   ン検査方法。