JPH04251332A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラマブルコント
ローラ等に用いられ、プログラムメモリに格納されたプ
ログラム命令を順次に読出し、実行する演算処理装置に
関する。

【０００２】

【従来の技術】従来の演算処理装置として代表的なプロ
セッサの回路構成を図７に示す。

【０００３】プロセッサではプログラムアドレス制御部
１５からプログラムメモリ（不図示）に対してアドレス
バス２２ａを介してアドレス指定を行ってプログラム命
令を順次に読出す。

【０００４】図８に示すようなループ処理が規定された
プログラムを実行する場合、次のような処理手順でルー
プ処理のためのシステム処理が実行される。読出したプ
ログラム命令がインストラクションデコーダ２０により
ループ処理の開始を示すループ命令（図８のステップＳ
１）であることを検出すると、演算器（ＡＬＵ）１７は
この命令の中に含まれるループ回数をカウンタレジスタ
１６にセットする。以下、プログラムカウンタ１８を更
新し、プログラム命令を読出す。この読出されたプログ
ラム命令をデータバス２２ｂを介して入力したＡＬＵ１
７はこのプログラム命令を実行する。図８におけるルー
プ処理の最後尾に記載された、カウンタレジスタ１６の
更新命令により、ループ回数がＡＬＵ１７により数値“
１”減算される。ＡＬＵ１７はこの減算結果をカウンタ
レジスタ１６に更新記憶する。

【０００５】次に、読出されたプログラム命令（図８の
ステップＳ３）に従ってＡＬＵ１７はカウンタレジスタ
１６の格納値が“０”、すなわちループ処理の終了を示
しているか否かを判定する。否定判定が得られた場合は
、プログラムカウンタ１８の現在の計数値が図８のステ
ップＳ１Ａのプログラム命令の格納アドレスに変更され
、以下、図８のステップＳ１Ａのプログラム命令から順
次プログラム命令が読出される。

【０００６】このような処理手順が順次に繰り返され、
指定された回数だけループ処理を繰り返すと、カウンタ
レジスタ１６の計数値は数値“０”となるので、図８の
ステップＳ３のプログラム命令が読出されたときにＡＬ
Ｕ１７の判定処理において肯定判定が得られる。この後
、プログラムカウンタ１８は＋“１”だけ計数値が更新
され、図８のステップＳ４のプログラム命令に相当する
アドレスが設定される。

【０００７】

【発明が解決しようとする課題】従来装置においては、
あらかじめループ回数をセット（１マシンサイクルで実
行）し、ループを１回ずつ実行する毎にループ回数のデ
クリメントおよび数値“０”との比較すなわち全ループ
処理の終了判定を行う。このため２マシンサイクル時間
が必要となる。たとえばＮ回のループ処理ではループ回
数の計数のために２Ｎ＋１マシンサイクル時間だけ上述
のシステム処理を要する。

【０００８】そこで、本発明の目的は、上述の点に鑑み
て、ループ処理を実行するために必要なシステム処理時
間を従来よりもさらに短縮することの可能な演算処理装
置を提供することにある。

【０００９】

【課題を解決するための手段】このような目的を達成す
るために、本発明は、アドレスの指定によりプログラム
メモリから実行対象のプログラム命令を順次に読出す演
算処理装置において、初期値からプログラム命令の実行
毎に前記アドレスを数値“１”ずつ更新するアドレス発
生手段と、ループ処理の開始位置および終了位置ならび
にループ回数を示す特定プログラム命令に基づき、前記
プログラムメモリにおける、ループ処理の先頭のプログ
ラム命令および末尾のプログラム命令の格納アドレスを
算出するアドレス演算手段と、前記アドレス発生手段の
発生したアドレスと前記アドレス演算手段において算出
された前記ループ処理の末尾のプログラム命令の格納ア
ドレスとの一致比較を行うことにより１回のループ処理
の終了の有無を判定する判定手段と、該判定手段のルー
プ処理終了を示す第１信号の出力回数を計数し、前記特
定プログラム命令の示すループ回数に計数結果が到達し
たときに全ループ処理終了を示す第２信号を発生する計
数手段と、前記第１信号が発生しかつ前記第２信号が発
生しない場合にのみ、前記アドレス発生手段の発生アド
レスを前記アドレス演算手段により算出されたループ処
理の先頭のプログラム命令の格納アドレスに初期設定す
るアドレス制御手段とを具えたことを特徴とする。

【００１０】また、本発明は、アドレスの指定によりプ
ログラムメモリから実行対象のプログラム命令を順次に
読み出す演算処理装置において、初期値からプログラム
命令の実行ごとに前記アドレスを数値“１”ずつ更新す
るアドレス発生手段と、ループ処理の開始位置および終
了位置ならびにループ回数を示す特定プログラム命令に
基づき、前記プログラムメモリにおける、ループ処理の
先頭のプログラム命令，末尾のプログラム命令の格納ア
ドレス、およびループ処理の次のプログラム命令の格納
アドレスを算出するアドレス演算手段と、前記アドレス
発生手段の発生したアドレスと前記アドレス演算処理に
おいて算出された末尾のプログラム命令の格納アドレス
との一致比較を行うことにより１回のループ処理の終了
の有無を判定し、当該１回のループ処理の終了の場合に
第１信号を発生させる判定手段と、前記アドレス発生手
段の発生したアドレスと前記アドレス演算処理において
算出された前記ループ処理の先頭のプログラム命令の格
納アドレスとの一致比較を行うことによりループ回数を
監視し、当該両アドレスが一致した場合に第２信号を発
生させる監視手段と、該監視手段の発生する第２信号の
出力回数を計数し、前記特定プログラム命令の示すルー
プ回数に計数結果が到達したときに全ループ処理終了を
示す第３信号を発生させる計数手段と、前記第１信号が
発生しかつ前記第３信号が発生しない場合にのみ、前記
アドレス発生手段の発生アドレスを前記アドレス演算手
段により算出されたループ処理の先頭のプログラム命令
の格納アドレスに初期設定し、また前記第３信号が発生
しかつ前記第２信号が発生したときにのみ前記アドレス
演算手段により算出されたループ処理の次のプログラム
命令の格納アドレスに初期設定するアドレス制御手段と
、前記第３信号が発生しかつ前記第２信号が発生した場
合には前記アドレス制御手段の初期設定の直前に読み出
したプログラム命令をフェッチしないように指示する命
令フェッチ停止信号を発生する命令制御手段とを具えた
ことを特徴とする。

【００１１】

【作用】本発明では、１つの特定命令の中に上記開始位
置および終了位置を示す情報を含ませる。この特定命令
によりアドレス演算手段がループ処理の先頭および末尾
のプログラム命令の格納アドレスを算出する。算出され
た格納アドレスおよびプログラムメモリに対する読出し
アドレス（アドレス発生手段の発生アドレス）を比較す
ることによりループ処理の終了およびループ開始位置の
アドレスジャンプ処理を行う。

【００１２】さらに、本発明では、ループ処理回数の計
数を、ループ処理の先頭プログラム命令の格納アドレス
と、現在設定されている命令読出アドレスとの一致比較
により行うため、分岐命令等によりループ処理の末尾の
プログラム命令を実行しないでループ処理の先頭のプロ
グラム命令のアドレスに戻ってもループ回数を計数でき
る。

【００１３】従来ではループ処理の先頭位置および末尾
位置を２つの特定プログラム命令の記載位置で指示して
いるのに対し、本発明ではループ処理の前に１個の特定
命令を記載しておけばよく、ループ処理位置に特定プロ
グラム命令を記載する必要がない。この結果、ループ処
理のシステム処理のためにプログラム中に記載しておく
システム関連のプログラム命令の個数が減少し、以て、
プログラム処理時間を短縮することができる。

【００１４】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１５】本第１実施例の演算処理装置の構成は図７
に示す回路とほぼ同様の構成とすることができるが、図
７のプログラムアドレス制御部１５の構成が異なる。図
１にプログラムアドレス制御部１５の回路構成を示す。

【００１６】図１において、アドレス演算器（本発明の
アドレス演算手段）４はループ処理の開始命令（本発明
の特定プログラム命令）の示すループ処理の開始位置お
よび終了位置に対応するプログラムメモリのアドレスを
算出する。算出されたループ処理の開始アドレスはルー
プ開始アドレスレジスタ１に記憶され、ループ処理の終
了アドレスはアドレスコンパレータ３内のループエンド
（ＥＮＤ）アドレスレジスタ９（図２参照）に記憶され
る。

【００１７】ループ回数カウンタ２にはダウンカウンタ
が用いられ、汎用レジスタ１９（図７参照）にループ開
始命令の示すループ回数が格納されたときに、このルー
プ回数が計数開始値として設定される。ループ回数カウ
ンタ（本発明の計数手段）２はアドレスコンパレータ３
から１回のループ処理の終了信号が出力される毎に計数
値を数値“１”減らし、計数値が数値“０”に到達した
ときに計数終了信号（本発明の第２信号）を発生する。

【００１８】この計数終了信号が発生せずかつ後述の一
致信号が発生しているときにのみ論理回路のゲートが開
き、オンの切替信号がセレクタ７に出力される。セレク
タ７はオンの切替信号に応じてループ開始アドレスレジ
スタ１に保持されたループ開始アドレスをプログラムア
ドレスレジスタ５に転送する。切替信号がオンのときは
セレクタ７はプログラムカウンタ６の出力値をプログラ
ムアドレスレジスタ５に転送する。なお、セレクタ７は
プログラム命令の開始時にはアドレス演算器４により算
出されたプログラムアドレスを従来同様プログラムアド
レスレジスタ５に転送する。

【００１９】プログラムアドレスレジスタ５はアドレス
バス８ａと接続し、本発明のアドレス発生手段としてプ
ログラムメモリに対する読出しアドレスを保持出力する
。

【００２０】アドレスコンパレータ３は図２に示すよう
にループＥＮＤアドレスレジスタ９，排他的論理和（Ｅ
ＸＯＲ）ゲート１０，多入力アンド（ＡＮＤ）ゲート１
１から構成される。ループＥＮＤアドレスレジスタ９に
保持されたループ終了アドレスと、プログラムアドレス
レジスタ５に保持された読出しアドレスの一致比較がＥ
ＸＯＲゲート１０，多入力ＡＮＤゲート１１により行わ
れ、両アドレスが一致したときに１回のループ処理の終
了を示す一致信号（本発明の第１信号）が出力される。

【００２１】本実施例ではプログラム中のループ処理の
先頭プログラム命令の前のステップに図３に示すような
ループ（開始）命令を記載しておく。

【００２２】次に、本発明に関わるループ処理について
説明する。

【００２３】プログラムメモリの開始アドレスは“１０
０”から始まり、ループ命令がアドレス“１０９”、ル
ープ処理を行うプログラム命令がアドレス“１１０”〜
“１１５”に格納され、ループ処理は５回行うものとす
る。

【００２４】プログラムの演算の実行開始にあたり、従
来同様、プログラムアドレスレジスタ５においてプログ
ラムメモリの先頭アドレス例えば“１００”が保持され
、アドレスバス８ａに出力される。データバス２２ｂ（
図７参照）上に読出されたプログラム命令はＡＬＵ１７
に入力され、ＡＬＵ１７において演算実行される。なお
、インストラクションデコーダ２０は読出しのプログラ
ム命令を識別し、ループ命令であるときにＡＬＵ１７に
対して識別信号を発生する。

【００２５】ＡＬＵ１７が１回プログラム命令を実行す
ると、ＡＬＵ１７からの実行終了信号またはマシンクロ
ック信号に応じて図１のプログラムカウンタ６は現在の
読出しアドレス“１００”に“１”を加算した値“１０
１”をセレクタ７に出力する。

【００２６】一方、アドレスコンパレータ３ではループ
終了位置が設定されていないので、不一致信号をセレク
タ７に送出する。この結果、プログラムカウンタ６の出
力値“１０１”がプログラムアドレスレジスタ５に保持
され、読出しアドレスとしてアドレスバス８ａに転送さ
れる。

【００２７】以下、上述の手順で、プログラム命令が実
行される毎にプログラムアドレスレジスタ５の発生する
読出しアドレスが更新される。

【００２８】読出しアドレスが“１０９”になったとき
にループ命令がプログラムメモリから読出される。この
とき、インストラクションデコーダ２０から識別信号が
出力される。ＡＬＵ１７はこの識別信号に応じて、読出
しのループ命令からループ回数“５”、ステップ数“６
”を抽出する。次にＡＬＵ１７は汎用レジスタ１９を介
して図１のアドレス演算器４にループ処理のステップ数
を報らせる。また、ＡＬＵ１７はループ回数カウンタ２
に対して計数開始値（ループ回数“５”）を汎用レジス
タ１９を介して報らせる。

【００２９】アドレス演算器４は、現在の読出しアドレ
ス“１０９”およびループ処理のステップ数“６”に基
づき、ループ終了アドレス“１０９”＋“６”＝“１１
５”を算出する。この算出結果はループ開始アドレスレ
ジスタ１に保持記憶される。

【００３０】このようなループ命令に関連する処理が終
了すると、プログラムカウンタ６は次アドレス値“１１
０”を出力し、セレクタ７，プログラムアドレスレジタ
５を介してプログラムメモリに送出する。以下、順次読
出しアドレスが更新され、読出しアドレスがループ終了
アドレスになると、アドレスコンパレータ３から一致信
号が出力される。また、ループ回数カウンタ２はこの一
致信号に応じて現在の計数値“５”を“４”に更新する
。ループ回数カウンタ２は計数終了信号を発生していな
いのでこのとき、論理回路のゲートは開き、オンの切替
信号としてアドレスコンパレータ３の一致信号がセレク
タ７に出力される。このため、セレクタ７はループ開始
アドレスレジスタ１に保持されたループ開始アドレス“
１１０”をプログラムアドレスレジスタ５に転送する。 この結果、読出し命令はループ開始位置のプログラム命
令に戻る。

【００３１】このとき、論理回路およびセレクタ７が本
発明のアドレス制御手段として動作する。

【００３２】以下、上述の手順が繰り返され、読出しア
ドレスはループ開始アドレスからループ終了アドレスの
間で更新されるが、指示されたループ回数をループ回数
カウンタ２が計数し、計数終了信号を発生すると、ゲー
ト回路が閉じるので、ループ処理の最終アドレスを検知
したときにアドレスコンパレータ３の一致信号はセレク
タ７には出力されない。このため、以後、セレクタはプ
ログラムカウンタ６の出力値をプログラムアドレスレジ
スタ５に転送する。この結果、読出しアドレスはループ
終了アドレスに“１”を加算した値になるので、実行プ
ログラムはループ終了を脱却し、ループ処理以後のプロ
グラム命令の実行に移行することができる。

【００３３】本第１実施例の他に次の例が挙げられる。

【００３４】１）本実施例では、ループ処理の戻り先の
アドレス（ループ先頭アドレス）すなわち、プログラム
メモリに対する読出しアドレスの設定をセレクタ７の信
号切替えにより行っているが、図１のプログラムカンタ
６に計数開始値を可変設定可能なカウンタを用いれば、
最終回を除くループ処理終了時にループ開始アドレスレ
ジスタ１の格納値をプログラムカウンタ６の計数開始値
に初期設定するようにしてもよい。

【００３５】２）本実施例では、ループ開始（先頭）ア
ドレスおよびループ終了（末尾）アドレスを図１のアド
レス演算器４により算出しているが、ＡＬＵ１７におい
て実行してもよいことは言うまでもない。

【００３６】以上、説明したように本実施例ではプログ
ラム中ではループ命令１個を記載しておけばよく、ルー
プ処理の終了を示すプログラム命令を実際のループ処理
の終了位置のプログラム命令の後に記載する必要はない
。さらにループ回数を６５５３５回（１６ビットのルー
プ計数カウンタの最大許回ループ回数）としてもループ
回数の初期化に要する時間は６０〜７０ｎｓであり、動
作周波数１０ＭＨｚのＲＩＳＩプロセッサでも充分にプ
ログラム命令の実行と読出しアドレスの設定を同時並行
処理で行うことができる。

【００３７】上述の第１実施例では、図６のループ処理
中に条件分岐命令があるプログラムを実行する場合、プ
ログラムのアドレスを発生させる回路からループ処理の
末尾のプログラム命令の格納されているアドレスを出力
しない。このため、１回のループ処理の終了を示す信号
が出力されないので、分岐した場合ループ処理の先頭の
プログラム命令の格納アドレスに戻れない。そこで、ル
ープ処理の中で条件分岐命令を実行するようにした第２
実施例について図４により説明する。

【００３８】第１実施例ではプログラムアドレスがルー
プ処理の末尾アドレスに到達した回数を計数することに
よってループ回数を計数しているが、第２実施例ではプ
ログラムアドレスがループ処理の開始アドレスに初期設
定された回数を計数することによりループ回数を計数す
る。

【００３９】図４において、アドレス演算器（本発明第
２形態のアドレス演算手段）４はループ処理開始命令に
よりループ開始アドレス，ループ終了アドレスを算出し
、それぞれをループ開始アドレスレジスタ１，ループ終
了アドレスレジスタ５８に格納する。

【００４０】ループ回数カウンタ２（本発明第２形態の
計数手段）にはダウンカウンタが用いられ、ループ処理
開始命令によりループ回数が初期設定され、後述のアド
レスコンパレータ５３ａ（本発明第２形態の監視手段）
の一致信号（本発明第２形態の第２信号）の発生回数を
ダウンカウントする。ループ回数カウンタ２はその計数
値が“０”となったとき全ループ処理の終了を示す計数
終了信号（本発明の第３信号）を発生する。

【００４１】アドレスコンパレータ５３ａはプログラム
アドレスレジスタ５およびループ開始アドレスレジスタ
の格納値の一致判定を行う。一致判定が得られた場合ア
ドレスコンパレータ５３ａは一致信号を発生する。

【００４２】アドレスコンパレータ５３ｂはプログラム
アドレスレジスタ５およびループ終了レジスタ５８の格
納値の一致判定を行って、分岐処理を行わない場合の１
回のループ処理の終了を検出する。一致判定が得られた
場合、アドレスコンパレータ５３ｂは一致信号（本発明
第２の形態の第１信号）を発生する。

【００４３】アドレスコンパレータ５３ａ，５３ｂの回
路構成の一例を図５に示しておく。

【００４４】インクリメンタ５９はループ終了アドレス
レジスタ５８の格納値に“１”を加えた値、すなわち、
ループ処理後の次のプログラム命令の格納アドレスを出
力する。

【００４５】ゲート回路６０はループ回数カウンタ２の
計数終了信号，アドレスコンパレータ５３ａ，５３ｂの
一致信号を入力し、これら信号のレベルが次の条件に合
致したとき、セレクタ５７に対して以下の選択すべき信
号を指示する指示信号を出力する。

【００４６】ａ）アドレスコンパレータ５３ａ，５３ｂ
が共に一致信号を発生せず、ループ回数カウンタ２も計
数終了信号を発生しない場合（ループ開始位置および終
了位置に実行対象のプログラム命令が位置していない場
合）には、プログラムカウンタ６の計数値をセレクタ５
７に選択させる。

【００４７】ｂ）アドレスコンパレータ５３ｂが一致信
号を発生し、アドレスコンパレータ５３ａの一致信号お
よびループ回数カウンタ２の計数終了信号が発生してい
る場合（ループ処理の途中で、実行対象のプログラム命
令がループ処理の末尾に到達した場合）、ループ開始ア
ドレスレジスタ１の格納値をセレクタ５７に選択させ、
プログラムアドレスレジスタ５に設定する。

【００４８】図６に示す条件分岐命令がループ処理の中
に含まれたプロゴラムを実行する場合の回路動作を説明
する。

【００４９】プログラムメモリの開始アドレスは“１０
０”から始まり、図３のループ命令がアドレス“１０９
”，ループ処理を行うプログラム命令がアドレス“１１
０”〜“１２０”に格納され、アドレス“１１５”に条
件分岐命令が格納され、ループ処理は５回行うものとす
る。

【００５０】プログラムがアドレス“１００”から実行
され、読み出しアドレスが“１０９”になったときルー
プ命令がプログラムメモリから読み出される。このとき
、インストラクションデコーダ２０からループ回数“５
”，ステップ数“１１”が抽出され、ループ回数カウン
タ２に“５”が、ループ開始アドレスレジスタ１には次
命令のアドレス“１１０”が、ループエンドアドレスレ
ジスタ５８には“１０９”＋“１１”＝“１２０”が格
納される。

【００５１】このようなループ命令に関連する処理が終
了すると、プログラムアドレスレジスタ５の格納値はプ
ログラムカウンタ６の計数値、すなわち、次アドレス値
“１１０”に更新され、プログラムアドレスバス２３ａ
に出力する。アドレス“１１０”の命令が読み出し、実
行と同時に、プログラムアドレスレジスタ５の内容とル
ープ開始アドレスレジスタ１の内容が一致したため、一
致信号（本発明の第２信号）がアドレスコンパレータ５
３ａから出力され、ループ回数カウンタ２の内容が“５
”から“４”に更新される。以下順次読み出しアドレス
が更新され、アドレスが“１２０”になると、プログラ
ムアドレスレジスタ５の内容とループＥＮＤアドレスレ
ジスタ５８の内容が一致したため、一致信号（本発明第
２形態の第１信号）がアドレスコンパレータ５３ｂから
出力される。ループ回数カウンタ２の内容が“０”でな
いため計数終了信号（本発明第２形態の第３信号）は出
力されず、プログラムアドレスレジスタ５の格納内容は
ループ開始アドレスレジスタ１の内容“１１０”に更新
され、ループ回数カウンタ２の内容が“４”から“３”
に更新される。

【００５２】また、プログラムアドレス“１１５”の条
件分岐命令の実行時において分岐の条件が満たされたと
き、分岐命令によりプログラムアドレスレジスタ５は“
１１０”に更新され、ループ回数カウンタ２の内容が“
３”から“２”に更新される。

【００５３】このように順次、命令が実行され、ループ
回数カウンタ２の内容が“１”でプログラムアドレスレ
ジスタ５の内容が“１１０”になったとき、ループ回数
カウンタ２の内容が“１”から“０”に更新され、計数
処理終了信号が発生する。本信号が発生しかつアドレス
が“１２０”になると、プログラムアドレスレジスタ５
はループ開始アドレスレジスタ１の内容“１１０”が更
新されず“１２０”＋“１”＝“１２１”に更新され、
ループ処理を終了する。

【００５４】また計数終了信号（本発明第２形態の第３
信号）が発生し、アドレス“１１５”において分岐の条
件が満たされたとき、分岐命令によりアドレス演算器４
→セレクタ→プログラムアドレスレジスタ５でアドレス
値が出力される。プログラムアドレスレジスタ５は“１
１０”に更新され、ループ開始アドレスレジスタ１およ
びプログラムアドレスレジスタ５の格納値が一致し、ア
ドレスコンパレータ５３ａにおいて一致信号（本発明第
２形態の第２信号）が発生する。第３信号および第２信
号の発生を検出したゲート回路６０（本発明第２形態の
命令制御手段）は命令フェッチ停止信号１０ａを発生す
る。この信号１０ａにより不図示の演算器では、現在読
み出している命令をフェッチせず、同時にループＥＮＤ
アドレスレジスタ５８の内容“１２０”＋“１”＝“１
２１”にプログラムアドレスレジスタ５が更新され、ル
ープ処理を終了する。

【００５５】この後、インクリメンタ５９の出力値、す
なわち、ループ終了アドレスに“１”を加えた値がセレ
クタ５７を介してプログラムレジスタ５に設定され、ル
ープ処理後のアドレス設定およびプログラムカウンタ６
に対する初期設定がなされる。

【００５６】この後、プログラムカウンタ６の計数値が
従来通りプログラムセレクタ５７を介してアドレスレジ
スタ５に設定され、プログラム命令の実行毎にプログラ
ム命令の読み出しアドレスが順次更新設定されて行く。

【００５７】

【発明の効果】以上、説明したように、本発明によれば
、ループ処理の先頭および末尾の位置を示すシステム関
連のプログラム命令１個のみをプログラム中に記載して
おくだけで、自動的にプログラムアドレスに対する読出
しアドレスが設定できる。従来ではループ処理の存在を
示すシステム関連のプログラム命令およびループ処理の
範囲を示す２個のシステム関連のプログラム命令が必要
であり、ループ処理に関連してＮ＋１（Ｎはループ回数
）回、システム関連のプログラム命令の実行時間を要す
る。これに対し、本発明では、１回のシステム関連の実
行時間があればよく、プログラムの処理時間が大幅に短
縮される。

【００５８】また、ループ処理内の分岐処理も可能とな
るので、ループ処理内のプログラムに制約がなくなり自
由度が増す。

【図面の簡単な説明】

【図１】本発明第１実施例におけるアドレス制御部の回
路構成を示すブロック図である。

【図２】図１のアドレスコンパレータ３の回路構成を示
す回路図である。

【図３】本発明第１実施例のループ命令のマシンコード
のフォーマットを示す説明図である。

【図４】本発明第２実施例の回路構成を示すブロック図
である。

【図５】図４のアドレスコンパレータ５３ａ，５３ｂの
回路構成を示す回路図である。

【図６】本発明第２実施例のループ処理のプログラム例
を示すフローチャートである。

【図７】従来例のプロセッサの主要な回路構成を示すブ
ロック図である。

【図８】従来のループ処理のプログラム例を示すフロー
チャートである。

【符号の説明】

１　　ループ開始アドレスレジスタ ２　　ループ回数カウンタ ３　　アドレスコンパレータ ４　　アドレス演算器 ５　　プログラムアドレスレジスタ ６　　プログラムカウンタ ７　　セレクタ ８ａ　　プログラムアドレスバス ８ｂ　　ループステップ数 ８ｃ　　ループ回数 ８ｄ　　ループ制御信号 ９　　ループＥＮＤアドレスレジスタ １０　　ＥＯＲゲート １１　　多入力ＡＮＤゲート １２　　命令を示すコード（ループ命令）１３　　ルー
プ回数 １４　　ループステップ数 １５　　プログラムアドレス制御部 １６　　カウンタレジスタ １７　　ＡＬＵ １８　　プログラムカウンタ １９　　その他の汎用レジスタ ２０　　インストラクションデコーダ ２１　　アドレス演算器 ２２ａ　　アドレスバス ２２ｂ　　データバス ５３ａ，５３ｂ　　アドレスコンパレータ５８　　ルー
プＥＮＤアドレスレジスタ５９　　インクリメンタ ６０　　ゲート回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　アドレスの指定によりプログラムメモ
   リから実行対象のプログラム命令を順次に読出す演算処
   理装置において、初期値からプログラム命令の実行毎に
   前記アドレスを数値“１”ずつ更新するアドレス発生手
   段と、ループ処理の開始位置および終了位置ならびにル
   ープ回数を示す特定プログラム命令に基づき、前記プロ
   グラムメモリにおける、ループ処理の先頭のプログラム
   命令および末尾のプログラム命令の格納アドレスを算出
   するアドレス演算手段と、前記アドレス発生手段の発生
   したアドレスと前記アドレス演算手段において算出され
   た前記ループ処理の末尾のプログラム命令の格納アドレ
   スとの一致比較を行うことにより１回のループ処理の終
   了の有無を判定する判定手段と、該判定手段のループ処
   理終了を示す第１信号の出力回数を計数し、前記特定プ
   ログラム命令の示すループ回数に計数結果が到達したと
   きに全ループ処理終了を示す第２信号を発生する計数手
   段と、前記第１信号が発生しかつ前記第２信号が発生し
   ない場合にのみ、前記アドレス発生手段の発生アドレス
   を前記アドレス演算手段により算出されたループ処理の
   先頭のプログラム命令の格納アドレスに初期設定するア
   ドレス制御手段とを具えたことを特徴とする演算処理装
   置。
2. 【請求項２】　　アドレスの指定によりプログラムメモ
   リから実行対象のプログラム命令を順次に読み出す演算
   処理装置において、初期値からプログラム命令の実行ご
   とに前記アドレスを数値“１”ずつ更新するアドレス発
   生手段と、ループ処理の開始位置および終了位置ならび
   にループ回数を示す特定プログラム命令に基づき、前記
   プログラムメモリにおける、ループ処理の先頭のプログ
   ラム命令，末尾のプログラム命令の格納アドレス、およ
   びループ処理の次のプログラム命令の格納アドレスを算
   出するアドレス演算手段と、前記アドレス発生手段の発
   生したアドレスと前記アドレス演算処理において算出さ
   れた末尾のプログラム命令の格納アドレスとの一致比較
   を行うことにより１回のループ処理の終了の有無を判定
   し、当該１回のループ処理の終了の場合に第１信号を発
   生させる判定手段と、前記アドレス発生手段の発生した
   アドレスと前記アドレス演算処理において算出された前
   記ループ処理の先頭のプログラム命令の格納アドレスと
   の一致比較を行うことによりループ回数を監視し、当該
   両アドレスが一致した場合に第２信号を発生させる監視
   手段と、該監視手段の発生する第２信号の出力回数を計
   数し、前記特定プログラム命令の示すループ回数に計数
   結果が到達したときに全ループ処理終了を示す第３信号
   を発生させる計数手段と、前記第１信号が発生しかつ前
   記第３信号が発生しない場合にのみ、前記アドレス発生
   手段の発生アドレスを前記アドレス演算手段により算出
   されたループ処理の先頭のプログラム命令の格納アドレ
   スに初期設定し、また前記第３信号が発生しかつ前記第
   ２信号が発生したときにのみ前記アドレス演算手段によ
   り算出されたループ処理の次のプログラム命令の格納ア
   ドレスに初期設定するアドレス制御手段と、前記第３信
   号が発生しかつ前記第２信号が発生した場合には前記ア
   ドレス制御手段の初期設定の直前に読み出したプログラ
   ム命令をフェッチしないように指示する命令フェッチ停
   止信号を発生する命令制御手段とを具えたことを特徴と
   する演算処理装置。