JPH042499Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はデジタルフイルタ、特に巡回形デジタ
ルフイルタに関するものである。典型的なデジタ
ルフイルタは印加されるデジタル信号あるいはデ
ジタルワードをフイルタしたり、処理したりす
る。フイルタされたデジタル信号あるいはワード
は、その中に含まれた情報を引き出すための他の
装置により更に加工処理される。

従来技術においては掛算器が必要なため巡回形
フイルタを実現することはしばしばめんどうで非
実用的であつた。フイルタが平坦な周波数特性、
鋭い周波数カツトオフおよび低いそう入損などの
望ましいフイルタ特性を持つにはデジタル入力信
号にデジタル係数を掛けるための掛算器が必要で
ある。例えば米国ヒユーレツト・パツカード社発
行のヒユーレツト・パツカード・ジヤーナル1977
年10月号10ページの『Front End Design for
Digital Signal Analysis』を参照するとこの乗
法プロセスは典型的なもので、複雑な回路および
長いシーケンスの反復操作を要求する。このよう
な長いシーケンス操作はフイルタの最高動作スピ
ードを本質的に制限してしまう。入力信号のデジ
タル語長が長い場合、あるいは高分解能が要求さ
れる場合、回路はより複雑になり、動作スピード
の限度はより厳しくなる。これらの困難を最小に
するため掛算器にとつて代わる記憶装置の使用が
試られている。

たとえば、米国特許4125900号及び米国特許第
4146931号はこのアプローリを使つてデジタルフ
イルタを実現している。これらは記憶装置を使用
して巡回形デジタルフイルタを組み立てようとし
ているが、それでもやはり記憶容量および物理的
大きさの大きな高価なフイルタ構造になつてしま
う。本考案はこのような欠点を除去するためにな
されたものである。

本考案は加算器および記憶レジスタの組み合わ
せを使用し、複雑な掛算器の必要性を克服した巡
回形デジタルフイルタを提供する。フイルタ出力
は入力の半分の情報帯域幅を持つ。またフイルタ
は本質的に１の利得、ほぼ平坦な通過帯域応答お
よび鋭い周波数カツトオフ等の望ましいフイルタ
応答特性を持つ。

実施例によれば、一連のデジタルワードから成
るデジタル信号が記憶レジスタおよび加算器から
成るローパス・デジタル・フイルタに入力され
る。

そこでデジタル信号は記憶レジスタにより遅延
され、そして加算器によりフイードバツク信号と
フイードフオワード信号とが加算される。加算器
の出力信号をスケーリングすることにより、すな
わちデジタルワード内の１個のビツトを最上位ビ
ツトとして再指定することによりデジタル信号は
適度にスケーリングされる。

入力信号から導出されたフイードバツク信号と
フイードフオワード信号との加算、スケーリング
および前記加算信号の再結合を組み合わせること
で掛算器の必要性がなくなる。それにもかかわら
ず望ましいフイルタ特性がなお実現される。鋭い
周波数カツトオフ特性はエイリアシングの問題を
最小にするので特に重要である。デジタルフイル
タにより加工処理されたデジタル信号は鋭い周波
数カツトオフを持つことで効果的に帯域制限され
る。したがつて、信号が再びサンプルされたと
き、スペクトル成分の重複、すなわちエイリアシ
ングが最小となる。信号が再生されたとき、スペ
クトル成分の重複は信号の情報内容を実質的には
ひずませないが、問題が生じやすくなる。

特徴的には本考案の実施例は次の伝達関数Ｈ
（Ｚ）を持つデジタルフイルタを実現する。

Ｈ（Ｚ）＝Ａ0.25（Z²＋Ｚ＋１）（Ｚ＋１）／Zⁿ（Z²＋
0.5）(1) ここでＺ＝ｅ^S△^t であり、△ｔ秒の時間進行を
表わす。Ｓはラプラス変換の複数変数である。Ａ
はあらかじめ決められた大きさのスケーリング係
数である。ｎはフイルタに組み入れられた△ｔ遅
延の数を表わすあらかじめ決めれた整数である
が、伝達特性の大きさには影響を及ぼさない。伝
達関数の分母はフイードバツク信号を表わし、分
子はフイードフオワード信号を表わす。上記(1)式
から明らかなように、目的に合わせ係数を１に選
ぶことにより掛算器の必要性がなくなる。なお、
また２の逆べき乗、たとえば2^-1＝0.5，2^-2＝0.25
などのスケーリングフアクタを選択すれば、スケ
ーリングは信号のデジタルワード内の１つのビツ
トを最上位ビツトして再定義することにより簡単
に為される。

その単純性のため本考案の実施例は従来技術の
巡回形デジタルフイルタに存在する掛算器に関し
た多くの問題を克服している。掛算器を除去した
結果として、本考案の望ましいフイルタ特性にほ
とんど悪影響を及ぼすことなく、フイルタへのデ
ジタル入力データ速度が本質的に増加できる。以
下図面を用いて本考案を説明する。

第１図において、本考案の実施例によれば、ロ
ーパス・デジタルフイルタはフイードバツク部２
０１，および複数個のフイードフオワード部２０
３，２０５，２０７から成る。フイルタ内の信号
はそれだけの記憶レジスタ内で１クロツク周期だ
け遅延する。

フイードバツク部２０１は１個の加算器１０５
を含む。加算器１０５は、信号が記憶レジスタ１
０２によつて遅延された後、入力経路１０３上の
デジタル信号Ｘ（ｔ）を受信する。加算器１０５
は遅延入力信号と入力経理１１３上のフイードバ
ツク信号とをデジタル的に加算して出力経路１０
６上に第１信号を供給する。

フイードバツク信号は記憶レジスタ１０７，１
０９により遅延され、アケーラ１１１，１０４に
よりマイナス２分の１にスケーリングされた第１
信号から成る。すなわちフイードバツク信号は２
分の１にスケーリングされた後、遅延デジタル第
１信号の補数をとることにより得られる。

第１フイードフオワード部２０３は１個の加算
器１１４を含み、加算器１１４は記憶レジスタ１
０７により遅延された第１信号を経路１０８上に
入力として受信し、また記憶レジスタ１０７，１
０９により遅延され、スケーラ１１１により２分
の１にされた第１信号を経路１１２上に入力とし
て受信し、その結果、第２信号を出力として供給
する。

第２フイードフオワード部２０５は１個の加算
器１１８を含み、加算器１１８は記憶レジスタ１
１６により遅延された第２信号を経路１１７上に
入力として受信し、また記憶レジスタ１０７によ
つて遅延された第１信号を経路１２６に入力とし
て受信し、その結果第３信号を経路１１９に出力
として供給する。

第３フイードフオワード部２０７は１個の加算
器１２４を含み、加算器１２４はスケーラ１２０
により２分の１にスケーリングされ、記憶レジス
タ１２２により遅延された第３信号を経路１２３
に入力として受信し、また記憶レジスタ１０７に
より遅延され、さらにスケーラ１２７により４分
の１にスケーリングされた第１信号を経路１２８
に入力として受信し、その結果、経路１２５に出
力を供給する。経路１２５の出力はフイルタ部の
出力ｙ（ｔ）のデジタル信号表現であり、次のよ
うに定義されたＸ（ｔ）との関係を持つ。

Ｙ（Ｚ）＝ 0.25（Z²＋Ｚ＋１）（Ｚ＋１）／Z³（Z²＋0.5）Ｘ(Z)(2
) ここでＸ（Ｚ）およびＹ（Ｚ）はそれぞれｘ（ｔ）
およびｙ（ｔ）のＺ変換であり、式(2)の他の助変
数は上記式(1)に定義されている。言い換えれば、
出力信号ｙ（ｔ）の情報帯域幅は入力信号ｘ（ｔ）
のそれの２分の１にされる。そして通過帯域利得
はＡ＝１にすることによりほぼ１にされる。

実施例の複数個のセクシヨンを縦続接続するこ
とにより入力信号の停止帯域減衰をどんどん大き
くすることが可能である。

前述した複数個の信号は数学的には次のように
表わされる。

経路１０８上の信号は Y₄＝Ｘ／Z²＋0.5 (3) であり、ここでＸは入力信号を表わす。

Ｚ＝ｅ^S△^t は△ｔ秒の時間進行を示す。ｓはフ
イルタ応答のラプラス変換の複素変数である。

経路１１７上の信号は Y₆＝Y₄（１＋0.5Z^-1）Z^-1 (4) であり、ここで助変数は前述のように定義され
る。記憶レジスタ１２２から結果として生じた信
号は Y₈＝0.5（Y₄＋Y₆）Z^-1＝0.5Y₄ （１＋Z^-1＋0.5Z^-2）Z^-1 (5) であるここで助変数は前述のように定義される。
最後にでた出力信号は、 Ｙ＝Y₈＋0.25Y₄ (6) であり、ここで助変数は前述のように定義され
る。

上記式を一緒に組み合わせると出力信号に対す
る式は次のように変形できる。

Ｙ＝0.25（Z²＋Ｚ＋１）（Ｚ＋１）／Z³（Z²＋0.5）
Ｘ(7) この関数の極はＺ＝０，±√0.5にあり、零点は
Ｚ＝−１，±i0.5√３にある。それらは第２図に
ようにＺ平面上に図式的に示すことができる。

前述した巡回形デジタルフイルタを一部変更
し、特に上述した形とは別の多数の実施例を考え
ることができることは当業者には明白である。こ
れは式(1)の伝達関数Ｈ（Ｚ）を因子H₀（Ｚ）、H₁
（Ｚ）及びH₂（Ｚ）の組み合わせとして考察する
ことにより明らかである。これらの因子は別々の
伝達関数であり、それぞれ違つたふうに実現され
うるフイードバツク回路およびフイードフオワー
ド回路を定義する。たとえば、 Ｈ（Ｚ）＝BH₀（Ｚ）H₁（Ｚ）H₂（Ｚ） (8) であればＨ（Ｚ）は式(1)に定義されたようにｎ＝
１、Ｂ＝0.25であるので、 H₀（Ｚ）＝Z²／Z²＋0.5 (9) H₁（Ｚ）＝Ｚ＋１／Ｚ (10) H₂（Ｚ）＝Z²＋Ｚ＋１／Z² （11） となる。ここでH₀（Ｚ）はフイードバツク部を定
義し、H₁（Ｚ）およびH₂（Ｚ）はフイードフオワ
ード部を定義する。この例で定義されたＨ（Ｚ）
の因子H₀（Ｚ）は第４図に示すフイードバツク回
路により実現することができる。それは遅延のた
めの入力記憶レジスタがないだけで第１図の回路
２０１と本質的に同じである。さらに、H₁（Ｚ）
は第５図に示したフイードフオワード回路によつ
て実現することができる。それはスケーラ１１１
が足りないだけで第１図の回路２０３と本質的に
同じである。最後にH₂（Ｚ）は第６図〜第９図に
示したフイードフオワード回路により実現するこ
とができる。

Ｂのためのスケーラは式(8)の条件を満たすため
にH₀（Ｚ），H₁（Ｚ）およびH₂（Ｚ）の回路に縦続
接続することが可能である。Ｈ（Ｚ）は線形シフ
ト不変形（本『Digital Signal Processing』
Prentice−Hall，1975，Chap.1 を参照のこと）であるので、H₀（Ｚ），H₁（Ｚ）
およびH₂（Ｚ）をどんな順番で組み合わせても同
じＨ（Ｚ）をうることができる。言い換えれば、 Ｈ（Ｚ）＝H₀（Ｚ）H₁（Ｚ）H₂（Ｚ） ＝H₁（Ｚ）H₀（Ｚ）H₂（Ｚ） ＝H₁（Ｚ）H₂（Ｚ）H₀（Ｚ） ＝H₂（Ｚ）H₁（Ｚ）H₀（Ｚ） ＝H₂（Ｚ）H₀（Ｚ）H₁（Ｚ） ＝H₀（Ｚ）H₂（Ｚ）H₁（Ｚ） （12） となる。したがつて第４図〜第９図に例示したよ
うな、フイードバツク回路およびフイードフオワ
ード回路を様々な順番で縦続接続することにより
本考案の他の実施例が可能となる。

因子H₁（Ｚ）とH₂（Ｚ）との組合わせが単 因子H₃（Ｚ）を形成することに注目すべきであ
る。すなわち、 H₃（Ｚ）＝H₁（Ｚ）H₂（Ｚ） ＝Z³＋2Z²＋2Z＋１／Z³ （13） さらにまたＨ（Ｚ）に対してH₀（Ｚ）およびH₃ （Ｚ）の組み合わせを使用した巡回形デジタル
フイルタの実施例が可能である。すなわち、 Ｈ（Ｚ）BH₀（Ｚ）H₃（Ｚ） ＝BH₃（Ｚ）H₀（Ｚ） （14） Ｈ（Ｚ）を実現することができる方向の例を第
１０図〜第１８図に示す。要するに、式(1)すなわ
ち式（12）および式（14）の上記例示した因子に
よつて定義されたフイードバツク回路およびフイ
ードフオワード回路を順に縦続接続することで本
考案の多くの異なつた実施例が可能になる。これ
らすべてが式(1)のシステム伝達関数を持つてお
り、本考案に従い該巡回形デジタルフイルタを提
供する。

なお、式(1)の伝達関数Ｈ（Ｚ）を実現する他の
ほうほうは、その伝達関数を連分数の形に展開
し、展開し、展開された分数を実現することによ
り達成される。たとえば、伝達関数Ｈ（Ｚ）は次
のように展開される。

Ｈ（Ｚ）＝Ｂ（１＋Z^-1） （１＋Z^-1＋Z^-2／１＋0.5Z^-2） （15） ここで、最後の項は次のように展開できる。

H₄（Ｚ）＝１＋Z^-1＋Z^-2／１＋0.5Z^-2 ＝１＋Z^-1／１＋Z^-1／１−３／１−Z^-1 （16） Ｂは選択されたスケーリング因子である。H₄
（Ｚ）は第１９図に示したようにコンビネーシヨ
ンフイードバツク・フイードフオワード回路とし
て実現できる。

第２０図は式(1)の伝達関数を実現するさらに別
の例を示す。伝達関数のこの特殊トポグラフイー
は式を部分分数に展開することにより導出され
る。

Ｈ（Ｚ）＝１＋2Z^-1＋2Z^-2＋Z^-3／１＋0.5Z^-2 ＝１＋2Z^-1＋1.5Z^-2／１＋0.5^-2 （17） ついでに、２次の分子あるいは分母多項式を一
次の項に因数分解し、これらの項を様々な方向で
組合わせることができるとができることも言及し
ておかなければならない。たとえばH₀（Ｚ）は次
のように展開される。

これらの因数の実現を第２１図に示す。しかし
ながら、この配置のために時間データは実部およ
び虚部を持つ複素数となる。また、スケーリング
係数は単純な整数ではなく、無理数である。これ
らの理由で、この方法による伝達関数の実現は先
に述べた他の方向に従つて実現されたような利点
を持たない。

【図面の簡単な説明】

第１図の伝達関数Ｈ（Ｚ）において、ｎ＝３，
Ａ＝１の場合の本考案の一実施例を示したブロツ
ク図である。第２図は第１図に示したフイルタ特
性をＺ平面に描いた極と零点によつて示した特性
線図である。ここでＸは極を示し、０は零点を示
す。第３図はｎ＝１、Ａ＝１の場合の本考案の他
の実施例を示したブロツク図である。第４図は第
１図の伝達関数を複数個の因子に分解した場合の
１つの因子H₀（Ｚ）を達成するためのブロツク図
である。ここでH₀（Ｚ）＝Ｙ（Ｚ）／Ｘ（Ｚ）＝Z²／
（Z²＋0.5）である。第５図は第４図と同様に他の
因子H₁（Ｚ）を達成するためのブロツク図であ
る。ここでH₁（Ｚ）＝Ｙ（Ｚ）／Ｘ（Ｚ）＝（Ｚ＋
１）／Ｚである。第６図〜第９図は第４図と同様
に他の因子H₂を達成するためのブロツク図であ
る。ここでH₂（Ｚ）＝Ｙ（Ｚ）／Ｘ（Ｚ）＝（Z²＋Ｚ
＋１）／Z²ぶある。第１０図〜第１８図は第４図
と同様に他の因子H₃（Ｚ）を達成するためのブロ
ツク図である。ここでH₃（Ｚ）＝Ｙ（Ｚ）／Ｘ（Ｚ）
＝（Z³＋2Z²＋2Z＋１）／Z³である。第１９図は
第４図と同様に他の因子H₄（Ｚ）を達成するため
のブロツク図である。ここでH₄（Ｚ）＝（Z²＋Ｚ＋
１）／（Z²＋0.5）である。第２０図は本考案の
さらに他の実施例を示したブロツク図であり、そ
の伝達関数Ｈ（Ｚ）はＨ（Ｚ）＝（Z³＋2Z²＋2Z＋
１）／Ｚ（Z²＋0.5）＝（Z²＋Ｚ＋１）（Ｚ＋１）／
Ｚ（Z²＋0.5）である。第２１図は本考案のさらに
他の実施例を示したブロツク図である。この回路
の伝達関数H₅（Ｚ）はH₅（Ｚ）＝（Yr＋iXi）／
（Xr＋iXi）＝１／（１＋ｉ√0.5Z^-1）である。１
０２，１０７，１０９，１１６，１２２……レジ
スタ、１０５，１１４，１１８，１２４……加算
器、１０４，１１１，１２０，１２７……スケー
ラ。

Claims (1)

1. 【実用新案登録請求の範囲】 デジタル入力信号を受信してH₀〔Ｚ〕＝Z^r／
   〔Z²＋0.5〕（ｒは選択した整数）の伝達関数で表
   わされる出力信号を発生するフイードバツク回路
   と、 H₁〔Ｚ〕＝（Ｚ＋１）／Z^a（ａは選択した整数）
   の伝達関数で表される出力信号を発生する第１フ
   イードフオワード回路と、 H₂〔Ｚ〕＝〔Z²＋Ｚ＋１〕／Z^t（ｔは選択した整
   数）の伝達関数で表される出力信号を発生する第
   ２フイードフオワード回路と、 スケーリング係数Ｂを有するスケーリング手段
   と、前記フイードバツク回路、前記第１フイード
   フオワード回路、前記第２フイードフオワード回
   路および前記スケーリング手段を直列に接続する
   手段とより成り、 前記フイードバツク回路、前記第１フイードフ
   オワード回路、前記第２フイードフオワード回路
   は掛算器を含まず、次式で表される伝達関数Ｈ
   〔Ｚ〕を有する巡回形ローパス・デジタルフイル
   タ。 Ｈ（Ｚ）＝Ｂ・（Z²＋Ｚ＋１）（Ｚ＋１）／Zⁿ（Z²＋0.
   5） ここで、ｎ＝〔ａ＋ｔ〕−ｒ