JPH04247662A - 絶縁ゲート付ターンオフサイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［発明の目的］

【０００１】

【産業上の利用分野】本発明は、ターンオン用ゲート電
極およびターンオフ用ゲート電極を持つ絶縁ゲート付タ
ーンオフサイリスタに関する。

【０００２】

【従来の技術】ゲートターンオフサイリスタは通常、ゲ
ート電極をベース層に直接取り付けて、ゲート回路によ
り電流を引き出すことによりターンオフを行っていた。 この方式は電流駆動であるため、大きなゲート電力を必
要とし、したがってゲート回路も大きくなる。この欠点
を改良するものとして、絶縁ゲート構造を用いて電圧制
御としたターンオフサイリスタが知られている。

【０００３】図１６は、その様な従来の絶縁ゲート付サ
イリスタのエレメント構造例である（Ｖ．Ａ．Ｋ．Ｔｅ
ｍｐｌｅ　，ＩＥＥＥ　　Ｔｒａｎｓ．　Ｅｌｅｃｔｒ
ｏｎ　Ｄｅｖｉｃｅｓ，ＶＯＬ．ＥＤ−３３，１６０９
　（１９８６）　参照）。ｎ型エミッタ層内部にカソー
ド電極コンタクト部を囲むように高濃度ｐ型層が形成さ
れ、このｐ型層の外側のｎ型エミッタ層表面をターンオ
フ用のチャネル領域ＣＨ２　としている。このチャネル
領域ＣＨ２　の外側のｐ型ベース層表面をターンオン用
チャネル領域ＣＨ１　として、これらチャネル領域ＣＨ
１　，ＣＨ２　上に絶縁膜を介して共通のゲート電極が
形成されている。この様なエレメントがペレット全体に
渡ってほぼ均一に配置されている。

【０００４】図１６に示すターンオフサイリスタは、タ
ーンオンおよびターンオフの動作を一つのゲート電極を
用いて行うことができるという利点を有する。しかしな
がら、ターンオン用のチャネル領域ＣＨ１　がｐ型ベー
ス層に形成され、ターンオフ用のチャネル領域ＣＨ２　
がｐ型ベース層に拡散形成されたｎ型エミッタ層に形成
されることから、必然的にターンオフ用チャネル領域Ｃ
Ｈ２　のしきい値電圧がターンオン用チャネル領域ＣＨ
１　のそれより高くなる。これは、十分なターンオフ性
能を発揮することを困難にする。またこの従来構造では
、ターンオフ時、チャネルに流れる電流はゲート電極に
印加される電圧とチャネル抵抗に依存している。したが
って、電流制御方式の素子に比べてｄｉｇ　／ｄｔの制
御範囲は狭く、ほとんど素子設計条件で決まってしまう
。そして、ｄｉｇ　／ｄｔの制御範囲が狭いことから、
最大ターンオフ電流が大きくとれず、またターンオフ損
失も大きくなる。

【０００５】

【発明が解決しようとする課題】この様に従来の絶縁ゲ
ート付ターンオフサイリスタでは、ターンオフ用チャネ
ル領域のしきい値が高くなり、これに伴って最大ターン
オフ電流が小さくなり、またターンオフ損失が大きくな
るといった問題があった。本発明はこの様な点に鑑みな
されたもので、ターンオフ性能を向上させた絶縁ゲート
付ターンオフサイリスタを提供することを目的とする。 ［発明の構成］

【０００６】

【課題を解決するための手段】本発明にかかる絶縁ゲー
ト付ターンオフサイリスタは、第１導電型エミッタ層に
接して第２導電型ベース層を有し、第２導電型ベース層
の表面に第１導電型ベース層が形成され、この第１導電
型ベース層表面に第２導電型エミッタ層が形成されたｐ
ｎｐｎ構造と、前記第２導電型エミッタ層表面に形成さ
れた第１導電型半導体層と、前記第１導電型エミッタ層
に形成された第１の主電極と、前記第２導電型エミッタ
層および第１導電型半導体層に同時にコンタクトして形
成された第２の主電極と、前記第２導電型エミッタ層と
第２導電型ベース層に挟まれた第１導電型ベース層表面
に絶縁膜を介して形成されたターンオン用ゲート電極と
、前記第１導電型ベース層と第１導電型半導体層に挟ま
れた前記第２導電型エミッタ層表面に絶縁膜を介して形
成された、空間的に複数個に分割されたターンオフ用ゲ
ート電極とを備えたことを特徴とする。

【０００７】

【作用】本発明によれば、複数のターンオフ用ゲート電
極が設けられるから、ターンオフ時それらのゲート電極
の組み合わせを選ぶことにより、ｄｉｇ　／ｄｔを自由
に制御することができ、これにより少ない損失で大きい
電流をターンオフすることができる。また、複数のター
ンオフ用ゲート電極として、ターンオフ専用のゲート電
極を用意すれば、その部分はターンオン用ゲート電極部
とは独立にしきい値電圧を最適値に設定することができ
る。したがって高いターンオフ能力が得られる。

【０００８】

【実施例】以下、図面を参照しながら実施例を説明する
。図１は本発明の第１の実施例に係るターンオフサイリ
スタの要部構造を示す斜視図であり、図２はそのカソー
ド電極側の平面図である。

【０００９】ｐ型エミッタ層１，ｎ型バッファ層２，ｎ
型ベース層３，ｐ型ベース層およびｎ型エミッタ層５に
よりｐｎｐｎ構造が構成されている。ｐ型ベース層４は
、ｎ型ベース層３の表面にストライプ状パターンをもっ
て選択的に拡散形成され、このｐ型ベース層４の表面に
さらに選択的にｎ型エミッタ層５が拡散形成されている
。ｎ型エミッタ層の中央部には高濃度のｎ型層６が形成
され、ここにカソード電極７がコンタクトしている。 カソード電極９の周囲を囲むようにｎ型エミッタ層５の
表面に高濃度のｐ型層７が拡散形成され、カソード電極
９はこのｐ型層７にもコンタクトしている。

【００１０】ｎ型エミッタ層５の、ストライプ状ｐ型ベ
ース層４の短辺方向の端部であるｐ型層７とｐ型ベース
層４により挟まれた表面領域、およびその外側のｐ型ベ
ース層４の表面領域にまたがって、第１のゲート絶縁膜
１０を介して第１のゲート電極１１が形成されている。 ｎ型エミッタ層５とｎ型ベース層３に挟まれたｐ型ベー
ス層４の表面領域がターンオン用チャネル領域ＣＨ１　
であり、これと連続するｎ型エミッタ層５の表面領域が
ターンオフ用チャネル領域ＣＨ２　となっている。すな
わち第１のゲート電極１１は、ターンオン，ターンオフ
兼用のゲート電極である。この第１のゲート電極１１と
は別に、ｎ型エミッタ層５の、ストライプ状ｐ型ベース
層４の長辺方向の端部であるｐ型層７とｐ型ベース層４
で挟まれた領域表面をチャネル領域ＣＨ３　として、こ
の上に第２のゲート絶縁膜１２を介して第２のゲート電
極１３が形成されている。この第２のゲート電極１３は
、ターンオフ専用である。ここで例えば、第１のゲート
絶縁膜１２を第１のゲート絶縁膜１０より薄く形成して
、この第２のゲート電極下のチャネル領域ＣＨ３　のし
きい値電圧を、第１のゲート電極下のターンオフ用チャ
ネル領域ＣＨ２　のそれより低いものとする。ｐ型エミ
ッタ層１にはアノード電極８が形成されている。

【００１１】この様に構成された絶縁ゲート付サイリス
タの動作は、次の通りである。第１のゲート電極１１に
正の電圧を印加すると、ターンオン用チャネル領域ＣＨ
１　が反転して、ｎ型エミッタ層５からｎ型ベース層３
に電子が注入されて、素子はターンオンする。第１のゲ
ート電極１１および第２のゲート電極１３に負の電圧を
印加すると、ターンオフ用チャネル領域ＣＨ２　，ＣＨ
３　が反転し、これによりｐ型ベース層４がカソード電
極９に短絡されて、素子はターンオフする。

【００１２】上述のようにこの実施例では、ターンオフ
用ゲート電極が、ターンオンと共用の第１のゲート電極
１１と、ターンオフ専用の第２のゲート電極とに分割さ
れて複数個設けられている。そして第２のゲート電極１
３下のチャネル領域ＣＨ３　のしきい値電圧を、第１の
ゲート電極１１下のチャネル領域ＣＨ２　とは独立に設
定することができる。これにより高いターンオフ能力を
持つ素子が得られる。また、第１，第２のゲート電極１
１，１３への電圧印加条件を組み合わせることによって
、ｄｉｇ　／ｄｔを自由に制御することも可能である。

【００１３】図３は、ターンオフ時の第１，第２のゲー
ト電極１１，１３に印加する負の電圧ＶＧ１，ＶＧ２の
タイミングの例である。この様にまず第１のゲート電極
１１に電圧ＶＧ１を印加し、これに遅れて第２のゲート
電極１３に電圧ＶＧ２を印加するという、二段階のゲー
ト制御を行うことによって、小さい電力損失でターンオ
フを行うことができる。他の実施例を次に説明する。な
お以下の実施例では、図１と対応する部分に図１と同一
符号を付して詳細な説明は省略する。図４は、第２の実
施例の絶縁ゲート付ターンオフサイリスタである。

【００１４】この実施例では、ｐ型エミッタ層１に窓部
２１が設けられ、この窓部２１を介してｎ型バッファ層
２の一部、したがってｎ型ベース層３の一部をアノード
電極８に電気的に短絡している。所謂エミッタ短絡構造
である。

【００１５】この実施例によっても、先の実施例と同様
の効果が得られる。また、先の実施例の効果に加えて、
エミッタ短絡構造の採用によって、ターンオフ能力の一
層の向上が図られる。第１，第２のゲート電極１１，１
３による二段階のゲート制御を行うことによって、小さ
い電力損失でターンオフを行うことも先の実施例と同様
である。図５は、第３の実施例の絶縁ゲート付ターンオ
フサイリスタである。

【００１６】この実施例では、ｐ型エミッタ層１を選択
的に形成してｎ型バッファ層２の一部２２を裏面に露出
させ、またｐ型エミッタ層１内に高濃度ｎ型層２３を形
成して、このｎ型層２３とｎ型バッファ層２２に挟まれ
た領域のｐ型エミッタ層１表面をチャネル領域ＣＨ４　
として、その上にゲート絶縁膜２４を介して、ターンオ
フ用の第３のゲート電極２５を形成している。アノード
電極８はｎ型層２３にもコンタクトさせている。

【００１７】この実施例によっても、先の実施例と同様
の効果が得られる。またこの実施例では、ターンオフ用
ゲート電極として、カソード側にあるターンオン用と共
用の第１のゲート電極１１、ターンオフ専用の第２のゲ
ート電極１３の他、アノード側にもゲート電極２４設け
られているため、ターンオフ能力の一層の向上が図られ
る。図６は、第４の実施例の絶縁ゲート付ターンオフサ
イリスタである。

【００１８】この実施例では、図１に示した第１の実施
例の素子のｎ型ベース層３内のｐ型エミッタ層よりの位
置に低キャリアライフタイム領域２６を形成している。 この低キャリアライフタイム領域２６は、不純物拡散や
放射線照射等により形成される。

【００１９】この実施例によっても、先の実施例と同様
の効果が得られる。またこの実施例では、ｎ型ベース層
３内に低キャリアライフタイム領域２６を形成している
結果、ターンオフ時、ｎ型ベース層３内の過剰キャリア
の排出が高速に行われ、したがって高速ターンオフが可
能になる。図７は、第５の実施例の絶縁ゲート付ターン
オフサイリスタである。

【００２０】この実施例は、図５の構造を基本として、
カソード側のターンオフ専用の第２のゲート電極１３の
部分、およびアノード側のターンオフ専用の第３のゲー
ト電極２４の部分をトレンチ構造としている。すなわち
これらのゲート電極１３，２４で制御されるチャネル領
域ＣＨ３　，ＣＨ４　は、トレンチの側壁に形成される
。

【００２１】この実施例によっても、先の実施例と同様
の効果が得られる。またこの実施例においては、第２の
ゲート電極１３により制御されるチャネル領域ＣＨ３　
、および第３のゲート電極２４により制御されるチャネ
ル領域ＣＨ４　が、それぞれｎ型エミッタ層５、および
ｐ型エミッタ層１の深い部分、すなわち比較的低濃度の
部分に形成されている。したがってこれらのチャネル領
域ＣＨ３　，ＣＨ４　の部分のしきい値電圧は、表面に
チャネル領域を形成する場合に比べて低いものとなり、
より高いターンオフ能力が得られる。図８は、第６の実
施例の絶縁ゲート付ターンオフサイリスタである。

【００２２】この実施例は、図７の構造を変形して、カ
ソード側の第１のゲート電極１１をターンオフ専用とし
てｎ型エミッタ層５上にのみ設けている。ターンオン用
ゲート電極はない。その代り、ｐ型ベース層４のターン
オン用チャネル領域ＣＨ１　の上部を光トリガゲート部
２７としている。

【００２３】この実施例によっても、先の実施例と同様
の効果が得られる。特にこの実施例の場合、第１のゲー
ト電極１１、第２のゲート電極１３および第３のゲート
電極２４がすべてターンオフ専用であり、非常に高いタ
ーンオフ能力が期待できる。図９は、第７の実施例の絶
縁ゲート付ターンオフサイリスタである。

【００２４】この実施例は、図４の構造を基本として、
これに一体的に逆導通ダイオードを形成している。すな
わち、ｎ型ベース層３のｐ型ベース層４とは別の領域に
高濃度のｐ型アノード層２８が設けられ、これにコンタ
クトするアノード電極２９が設けられている。ｐ型アノ
ード層２８に対向する領域のｐ型エミッタ層８には、ｎ
型ベース層をアノード電極８に接続する窓部２１が形成
されていて、この部分で逆導通用のｐｎ接合ダイオード
が構成されている。

【００２５】この実施例によっても、先の実施例と同様
の効果が得られる。またこの実施例のように素子内部に
逆導通ダイオードを一体的に組み込んで複合化すること
によって、外部回路を簡単化することができ、コンパク
トなシステムを構成することができる。図１０は、第８
の実施例の絶縁ゲート付ターンオフサイリスタである。

【００２６】この実施例は、図１の実施例の構造を基本
として、第１のゲート電極１１と第２のゲート電極１３
の間を抵抗３０により接続して、第１のゲート電極１１
をゲート電源に接続している。抵抗３０は、図では等価
回路で示しているが、素子内部に一体的に組み込んでも
よいし、外部に設けてもよい。

【００２７】この実施例によっても、先の実施例と同様
の効果が得られる。またこの実施例の場合、抵抗３０の
働きによって、ターンオフ時に、第１のゲート電極１１
によるチャネル領域ＣＨ２　の制御と第２のゲート電極
１３によるチャネル領域ＣＨ３の制御に自動的にタイミ
ングのずれを与えることができる。これにより、ゲート
制御の最適化が図られ、ターンオフ時の電力損失を低減
することができる。図１１は、本発明の素子の制御回路
部の構成を示す実施例である。

【００２８】ここでは、図５の絶縁ゲート付ターンオフ
サイリスタを用いたシステム構成例を示している。ター
ンオフサイリスタにより制御される主回路３１に対して
、その電流または電圧を検出する検出装置３２を設け、
この検出装置３２の出力によりゲート回路３３を制御す
るように構成されている。ゲート回路３３および検出装
置３２は、ターンオフサイリスタとは別に構成されてい
てもよいし、それらの全部または一部がターンオフサイ
リスタと一体構成されてもよい。

【００２９】この実施例においては、ゲート回路３３に
よって、複数のゲート電極１１，１３，２４のいずれか
一つまたは二以上のゲート電極にオフ制御信号を送って
ターンオフを開始した後、検出装置３２によって主電流
または電圧の変化を検出して、その検出結果によって残
りのゲート電極を制御する。

【００３０】この実施例によれば、ターンオフ時の複数
のゲート電極への制御信号のタイミングが、主電流の変
化に応じて自動的に制御される。したがってターンオフ
制御の最適化が図られる。次に、ターンオフ専用のゲー
ト電極を複数個に分散させて配置した実施例を説明する
。

【００３１】図１２は、その様な実施例のターンオフサ
イリスタを示す斜視図であり、図１３はそのカソード電
極側の平面図である。ｎ型エミッタ層５はストライプ状
に形成されていて、そのｎ型エミッタ層５の短辺の端部
のｐ型ベース層４の表面領域にターンオン専用のチャネ
ル領域ＣＨ１　が形成されている。そしてｎ型エミッタ
層５の長辺方向には、ｐ型層７とｐ型ベース層４とで挟
まれた領域表面をターンオフ専用のチャネル領域ＣＨ３
　として、第２のゲート電極１３が複数個に分割されて
形成されている。

【００３２】この実施例のような構造とする利点は、タ
ーンオン用チャネル領域ＣＨ１　とターンオフ用チャネ
ル領域ＣＨ３　とを分離することによって、それぞれの
特性を最適設計できることにある。

【００３３】図１４は、別の実施例のターンオフサイリ
スタの要部構造を示す斜視図であり、図１５はその平面
図である。図７の実施例と同様に、ターンオフ用の絶縁
ゲート構造としてトレンチ構造を用いている。第１のゲ
ート電極１１により制御されるターンオン用チャネル領
域ＣＨ１　とターンオフ用チャネル領域ＣＨ２　が形成
され、さらに第２のゲート電極１３により制御されるタ
ーンオフ用チャネル領域ＣＨ３　が、チャネル領域ＣＨ
２　と交互に配置されるように形成されている。

【００３４】この様にターンオフ用チャネル領域ＣＨ２
　，ＣＨ３　をトレンチ構造として交互に配置すること
により、素子を微細に作ることができ、したがって大幅
なターンオフ能力の向上が期待できる。本発明は上記実
施例に限られるものではなく、その趣旨を逸脱しない範
囲で種々変形して実施することができる。

【００３５】

【発明の効果】以上説明したように本発明によれば、タ
ーンオフ用ゲート電極を空間的に複数個に分割して配置
することによって、ターンオフ制御を最適化することが
でき、電力損失が少なく、ターンオフ能力の高い絶縁ゲ
ート付ターンオフサイリスタを提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る絶縁ゲート付ター
ンオフサイリスタの要部構造をを示す斜視図。

【図２】同実施例のサイリスタの平面図。

【図３】同実施例のサイリスタのターンオフ時のゲート
信号の印加法を示す図。

【図４】本発明の第２の実施例に係る絶縁ゲート付ター
ンオフサイリスタの要部構造をを示す斜視図。

【図５】本発明の第３の実施例に係る絶縁ゲート付ター
ンオフサイリスタの要部構造をを示す斜視図。

【図６】本発明の第４の実施例に係る絶縁ゲート付ター
ンオフサイリスタの要部構造をを示す斜視図。

【図７】本発明の第５の実施例に係る絶縁ゲート付ター
ンオフサイリスタの要部構造をを示す斜視図。

【図８】本発明の第６の実施例に係る絶縁ゲート付ター
ンオフサイリスタの要部構造をを示す斜視図。

【図９】本発明の第７の実施例に係る絶縁ゲート付ター
ンオフサイリスタの要部構造をを示す斜視図。

【図１０】本発明の第８の実施例に係る絶縁ゲート付タ
ーンオフサイリスタの要部構造をを示す斜視図。

【図１１】本発明による絶縁ゲート付サイリスタの制御
回路部の構成例を示す図。

【図１２】本発明の他の実施例の絶縁ゲート付ターンオ
フサイリスタ要部構造を示す斜視図。

【図１３】同実施例の平面図。

【図１４】本発明のさらに別の実施例の絶縁ゲート付タ
ーンオフサイリスタ要部構造を示す斜視図。

【図１５】同実施例の平面図。

【図１６】従来の絶縁ゲート付ターンオフサイリスタを
示す斜視図。

【符号の説明】

１…ｐ型エミッタ層、２…ｎ型バッファ層、３…ｎ型ベ
ース層、４…ｐ型ベース層、５…ｎ型エミッタ層、６…
高濃度ｎ型層、７…高濃度ｐ型層、８…アノード電極、
９…カソード電極、１０…ゲート絶縁膜、１１…第１の
ゲート電極（ターンオン兼ターンオフ）、１２…ゲート
絶縁膜、１３…第２のゲート電極（ターンオフ専用）、
２１…窓部、２２…窓部、２３…高濃度ｎ型層、２４…
ゲート絶縁膜、２５…第３のゲート電極、２６…低キャ
リアライフタイム領域、２７…光トリガ領域、２８…ｐ
型アノード層、２９…アノード電極、３１…主回路、３
２…検出装置、３３…ゲート回路、ＣＨ１　…チャネル
領域（ターンオン）、ＣＨ２〜ＣＨ４　…チャネル領域
（ターンオフ）。

Claims (4)

【特許請求の範囲】
1. 【請求項１】第１導電型エミッタ層に接して第２導電型
   ベース層を有し、第２導電型ベース層の表面に第１導電
   型ベース層が形成され、この第１導電型ベース層表面に
   第２導電型エミッタ層が形成されたｐｎｐｎ構造と、前
   記第２導電型エミッタ層表面に形成された第１導電型半
   導体層と、前記第１導電型エミッタ層に形成された第１
   の主電極と、前記第２導電型エミッタ層および第１導電
   型半導体層に同時にコンタクトして形成された第２の主
   電極と、前記第２導電型エミッタ層と第２導電型ベース
   層に挟まれた前記第１導電型ベース層表面に絶縁膜を介
   して形成されたターンオン用ゲート電極と、前記第１導
   電型ベース層と第１導電型半導体層に挟まれた前記第２
   導電型エミッタ層表面に絶縁膜を介して形成された、空
   間的に複数個に分割されたターンオフ用ゲート電極と、
   を備えたことを特徴とする絶縁ゲート付ターンオフサイ
   リスタ。
2. 【請求項２】前記第２導電型ベース層の一部が前記第１
   の主電極に電気的に接触していることを特徴とする請求
   項１記載の絶縁ゲート付ターンオフサイリスタ。
3. 【請求項３】前記第１導電型エミッタ層の表面に第２導
   電型半導体層が形成され、前記第２導電型半導体層と前
   記第２導電型ベース層に挟まれた前記第１導電型エミッ
   タ層の表面に絶縁膜を介して第３のゲート電極が形成さ
   れ、かつ、前記第１の主電極は前記第２導電型半導体層
   にコンタクトしている、ことを特徴とする請求項１記載
   の絶縁ゲート付ターンオフサイリスタ。
4. 【請求項４】前記第２導電型ベース層内に低キャリアラ
   イフタイム領域が形成されていることを特徴とする請求
   項１記載の絶縁ゲート付ターンオフサイリスタ。