JPH0424752Y2 - - Google Patents

Description

【考案の詳細な説明】 Ａ 産業上の利用分野 本考案は、加算積分器及びコンパレータの組み
合わせ回路を二重化したものを用いた過電流継電
器に関するものである。

Ｂ 考案の概要 本考案は、加算積分器及びコンパレータの組み
合わせ回路を二重化されている過電流継電器にお
いて、 整流器の出力端間の電圧を２つの抵抗成分で分
圧し、その分圧された電圧を加算積分器を構成す
る演算増幅器の基準入力側に供給すると共に、例
えば可変抵抗器を用いて前記２つの抵抗成分の分
圧比を変えることによつて、 例えば動作値整定用の可変抵抗器の摺動子が接
触不良になつても該動作のおそれがなく、その上
時限協調上好ましいといつた効果が得られるよう
にしたものである。

Ｃ 従来の技術 演算増幅器を用いた過電流継電器は、例えば検
出電流をこれに対処する電圧に変換する電流−電
圧変換回路、動作値整定回路、前記電圧と基準電
圧とを加算して積分する加算積分器、この加算積
分器よりの出力電圧を入力するコンパレータ等か
ら成る。一方最近の保護継電器では、信頼性向上
のために回路の二重化が図られており、このため
上記の過電流継電器についても二重化した回路構
成が採用されている。この場合コスト上昇を極力
抑えるために、集積回路素子に比べて十分に高い
信頼度をもつた電流−電圧交換回路については、
一般に二重化されていない。また、整定者が動作
値整定を容易に行うことができるように動作値整
定回路についても一般に二重化されていない。従
つて二重化の対象となるのは集積回路素子を用い
た加算積分器やコンパレータ等となつている。こ
のような回路構成とした過電流継電器の従来例を
第２図に示すと、同図において１は整流器であ
り、交流電流を検出した検出電流I_N1，I_N2を全波
整流する。整流器１の負側の出力端はアースに接
続され、正側の出力端は可変抵抗VRを介してア
ースに接続されている。この可変抵抗VRによつ
て、整流器１よりの検出電流を電圧V₁に変換す
る電流−電圧変換回路が構成されると共に、動作
値を整定するための動作値整定部が構成される。
可変抵抗VRの抵抗値r_VRは抵抗R₃の抵抗値r₃に比
べて十分小さい値とされ、従つて整流器１の出力
側にπ／２√２I₀（実効値）の電流が流れた場合、可 変抵抗VRに流れる電流はI₀（平均値）となり、こ
のときの電圧V₁はI₀・r_VRとなる。IC₁は演算増幅
器であり、正の入力端はアースに接続され、負の
入力端は抵抗R₃を介して整流器１の正の出力端
に接続されると共に抵抗R₅を介して負の基準電
圧Vrをもつ基準電源に接続されている。また前
記電圧V₁が完全な直流でないため、これを積分
するために積分用のコンデンサC₁が演算増幅器
IC₁の負の入力端と出力端との間に接続されてい
る。これら抵抗R₃、抵抗R₅、演算増幅器IC₁及び
コンデンサC₁により加算積分器２が構成される。
この加算積分器２の出力側には、演算増幅器IC₂
と、これの正の入力端及び出力端間に接続した抵
抗R₆と、前記正の入力端及びアース間に接続し
た抵抗R₇とより成るヒステリシスコンパレータ
３が接続されている。ヒステリシスコンパレータ
３を用いた理由は、加算増幅器２の出力電圧V_p1
が若干リツプルを含んでいるからである。ここで
整流器１の出力端に現われた電圧V₁は基準電圧
Vrと共に加算積分器２に入力され、ここでこれ
ら信号が加算されてその加算値が積分され、加算
積分器２より電圧V_p1が出力される。この電圧
V_p1は、演算増幅器IC₁がイマジナルシヨートの状
態において(1)式で示される。

V_p1＝−１／C₁（V₁／r₃＋Vr／r₅）ｔ ……(1) ただしr₃，r₅は夫々抵抗R₃，R₅の抵抗値であ
る。即ち基準電圧Vrが負電圧なので抵抗R₃に流
れる電流と抵抗R₅に流れる電流の差分が積分さ
れて演算増幅器IC₁の出力端に現われるというこ
とになる。この積分の様子を第３図に示すと、時
刻t₀の前には過電流が検出されていないとする
と、演算増幅器IC₁の出力電圧V_p1はａの大きさに
なつている。時刻t₀で検出すべき交流電流が増加
すると電圧V₁が上昇し、このため前記出力電圧
V_p1がリツプル分を含みながら下降する。尚V_CC，
V_EEは演算増幅器の電源電圧である。このように
リツプル分を含むのは電圧V₁が全波整流波形で
あるためである。そして出力電圧V_p1が演算増幅
器IC₂の正の入力端の電圧V_c1よりも小さくなると
（第３図では時刻t₁に相当する）コンパレータ３
の出力電圧V_p2がＨレベルになり、この信号にも
とづいて継電器が駆動される。ここでコンデンサ
C₁に関して述べると、前記リツプル分を抑える
ためにはコンデンサC₁の容量を大きくすればよ
いが、これでは電圧V_p1の下降速度が小さくなる
ので検出時間が遅れてしまう。またコンデンサ
C₁の容量を小さくすれば下降速度は大きくなる
が、リツプル分が大きくなり、これが抵抗R₆，
R₇で決定されるヒステリシスによる電圧V_p1の変
化分よりも大きくなると演算増幅器IC₂の出力電
圧V_p2が過渡的にＨ，Ｌレベルを繰り返すことに
なり好ましくない。従つてコンデンサC₁の容量
は電圧V_p2が過渡的にＨ，Ｌレベルを繰り返さな
い程度に小さくすればよいことになる。尚、４は
加算積分器、５はヒステリシスコンパレータであ
り、これらは上述の加算積分器２及びヒステリシ
スコンパレータ３より或る回路に対して二重化さ
れたものであつて、構成、作用については全く同
じであるからその説明を省略する。ただしR₈〜
R₁₁は抵抗、C₂は積分用コンデンサ、IC₃，IC₄は
演算増幅器、V_p3は加算積分器４の出力電圧、
V_p4はコンパレータ５の出力電圧、V_c2はコンパ
レータ５の基準電圧である。

第２図の回路では可変抵抗VRの抵抗値を変え
ることにより動作値が決定される。即ち動作値の
整定は、整流器１の入力電流が整定値になつたと
きに整流器１から加算積分器２に入力される信号
が所定の大きさとなるように可変抵抗VRを調製
することにより行われる。従つて、任意の整定値
の夫々について、そのｎ倍の入力信号が整流器１
に印加された場合に互いの動作時間が一定にな
る。例えば整定値が1Aのときに2Aが流れた場合
と、整定値が2Aのときに4Aが流れた場合とで
は、可変抵抗VRに流れる電流が同じであること
から明らかである。このような点では、第２図の
回路は優れたものである。

しかしながら第２図の回路は、可変抵抗VRの
摺動片が接触不良になつた場合、可変抵抗VRの
抵抗値が大きくなつて電圧信号V₁が大きくなる
ので、低整定側にずれて誤動作するという欠点が
ある。

また、第４図は従来の過電流継電器の他の例を
示す回路図である。この回路においては、加算積
分器等の構成は第２図の回路と同様であるが、整
流器１の正の出力端とアースとの間には固定抵抗
R₁を接続した点、及び基準電源の電圧Vrを抵抗
R₁₂及び可変抵抗VRで分圧してその分圧された
電圧を基準電圧にすると共にこの可変抵抗VRで
整定を行う点が第２図の回路と異なる。この第４
図の回路によれば、可変抵抗VRの摺動片が接触
不良になつた場合基準電圧が高くなるので高整定
側にずれ、誤動作をしないという点では優れてい
る。

しかしながらこの回路には次のような欠点があ
る。例えば最小整定値を1A、最大整定値を10A
とすると、最大整定値に整定した状態でその２倍
の電流が入力した場合にコンデンサC₁で積分さ
れる電流は、最小整定値に整定した状態でその２
倍の電流が入力した場合にコンデンサC₁で積分
される電流の10倍の大きさになる。従つて、コン
パレータ３，５の各出力V_p2やV_p4が過渡的はＨ，
Ｌレベルの繰り返しをしないようにするためには
最大整定値例えば10Aに対応してコンデンサC₁，
C₂の容量を決定している。ところが最小整定値
例えば1Aに整定した場合には、コンデンサC₁，
C₂で積分される電流は最大整定値例えば10Aに整
定した場合に比べて1/10になるので、積分時定数
については1/10になり、動作時間については10倍
の長さになつてしまう。このようなことから一般
的な定数で構成した場合、1Aに整定して2Aが入
力した場合の動作時間と、10Aに整定して20Aが
入力した場合の動作時間との差異は100ms以上に
もなり、他の保護継電器との時限協調上非常に好
ましくない。

Ｄ 考案が解決しようとする問題点 本考案はこのような事情のもとになされたもの
であり、二重化された回路でありながら１個の可
変抵抗で整定することができ、しかも誤動作のお
それがなく、その上他の保護継電器との時限協調
上も好ましい過電流継電器を提供することを目的
とするものである。

Ｅ 問題点を解決するための手段 本考案は整流器の出力端間に、その出力電圧を
分圧するように２つの抵抗成分の直列回路を接続
すると共に、この２つの抵抗成分の互いの接続点
を、加算積分器を構成する演算増幅器の基準入力
端に接続し、 前記２つの抵抗成分による分圧比を調整して動
作値を整定するための分圧比調整手段を設けて成
るものである。ここで、抵抗成分及び分圧比調整
手段の組み合わせについては、例えば可変抵抗器
（分圧比調整手段は摺動子に相当する）を用いる
ようにしてもよいし、或いは一方の抵抗成分とし
て互いに抵抗値の異なる抵抗群を用い、ロータリ
スイツチでこれら抵抗群を切り換えるようにして
もよい。

Ｆ 作用 交流電流を検出して得られた検出電流が整流器
により直流化され、その直流電流は例えば整流器
の正側の出力端とアースとの間に接続された抵抗
により電圧に変換される。この電圧は加算積分器
にて基準電圧と加算され、その加算値が加算積分
器の演算増幅器の基準入力端に入力される電圧よ
りも例えば大きくなると次段のコンパレータが作
動する。

Ｇ 実施例 第１図は本考案の実施例を示す回路図であり、
この回路が第２図の回路と異なる点は次の通りで
ある。即ち、整流器１の出力端間には、整流器１
の出力電流をこれに対応する電圧V₁に変換する
よう電流−電圧変換部としての抵抗R₁が接続さ
れると共に、この抵抗R₁を通じて得られた電圧
を分圧するよう抵抗R₁に対して並列に抵抗R₂と
可変抵抗VRとの直列回路が接続され、更に抵抗
R₂と可変抵抗VRとの互いの接続点が、加算積分
器２，４を夫々構成する演算増幅器IC₁，IC₂の基
準入力端例えば正の入力端に、抵抗R₄，R₁₂を介
して接続されている。

このような構成においては、検出電流IN₁，
IN₂に対応して、電流−電圧変換部の出力端、即
ち抵抗R₁の一端側に電圧信号V₁が発生すると共
に、抵抗R₂と可変抵抗VRとの互いの接続点に電
圧V₁を分圧した電圧信号V₂が発生する。そして
加算積分器２にて前記電圧V₁と基準電圧Vrとが
加算され、その加算値から電圧V₂を差し引いた
分が積分される。基準電圧Vrが負の電圧である
ことは、第２図の回路と同じであり、コンパレー
タ３の出力V_p2がＨレベルになる条件は(2)式で表
わされる。

V₁／r₃＋Vr／r₅−V₂／r₄＞０ ……(2) ただしr₃〜r₅は夫々抵抗R₃〜R₅の抵抗値であ
る。

今説明簡略化のためにr₃＝r₄とすると(2)式は(3)
式のように表わされ、Vrが負電圧であることか
ら(3)式は(4)式のようになる。

V₁−V₂／r₃＋Vr／r₅＞０ ……(3) V₁−V₂＞r₃／r₅・｜Vr｜ ……(4) (4)式から第１図の回路の動作条件は電圧V₁と
V₂との差電圧がr₃／r₅・｜Vr｜を越えることであ る。整定値の変更は可変抵抗VRを調整すること
により行われ、例えば整定値をＩ（Ａ）とする場
合には、Ｉ（Ａ）の電流が整流器１に入力したと
きにV₁−V₂＝r₃／r₅・｜Vr｜となるように可変抵抗 VRを調整すればよい。

従つてこのような回路においては、整定値がI₁
（Ａ）となるように可変抵抗VRを調整した場合
に、整定値の２倍の電流2I₁（Ａ）が整流器１に入
力したときのコンデンサC₁で積分される電流と、
整定値がI₂（Ａ）となるように可変抵抗VRを調整
した場合に、整定値の２倍の電流2I₂（Ａ）が整流
器１に入力したときのコンデンサC₁で積分され
る電流とは等しくなる。この結果I₁（Ａ）で整定
したときにnI₁（Ａ）が入力した場合とI₂（Ａ）で
整定したときにnI₂（Ａ）が入力した場合とではコ
ンデンサC₁に流れる電流は同じであるから動作
時間は同じ長さとなる。

また、可変抵抗VRの摺動子が接触不良になる
と、電圧信号V₂が大きくなつて、コンデンサC₁
に流れる電流が大きくなるから高整定側にずれる
ことになる。

以上において、二重化した回路の一方のみにつ
いて説明したが、他方についても全く同様のこと
がいえる。

尚、コンデンサC₁，C₂の容量については、従
来の第２図の回路にて説明したように、加算積分
器２，４の出力電圧V_p1，V_p3の過渡的なリツプ
ル分がコンパレータ３，５のヒステリシス分より
やや小さくなるように決定される。

Ｈ 考案の効果 以上のように本考案によれば、実施例の説明に
て明らかにしたように、二重化した回路構成であ
りながら１個の可変抵抗で整定を行うことができ
ると共に、可変抵抗器等の摺動片が接触不良にな
つた場合高整定側にずれるので誤動作のおそれが
ない。しかも任意の整定値に整定して、夫々その
状態で整定値のｎ倍の電流を検出した場合動作時
間が同じになる。例えばI₁で整定したときにnI₁
の電流を検出した場合とI₂で整定したときにnI₂
の電流を検出した場合とでは動作時間が同じにな
り、従つて他の保護継電器との時限協調上好まし
い。また高速度な動作時間特性をもたせることが
でき、各定数を最適定数にすれば、整定値の２倍
の大きさの電流が入力した場合での動作時間を入
力波1/2周期（50Hzの場合で10ms）程度まで高速
にすることができる。

【図面の簡単な説明】

第１図は本考案の実施例を示す回路図、第２図
は従来例を示す回路図、第３図は加算積分器の出
力電圧を示すタイムチヤート図、第４図は他の従
来例を示す回路図である。 １……整流器、２，４……加算積分器、３，５
……コンパレータ、R₁……電流−電圧変換部と
しての抵抗、V_R……可変抵抗。

Claims (1)

1. 【実用新案登録請求の範囲】 交流電流を検出してその検出電流を整流器で整
   流し、これにより得られた直流電流を電流−電圧
   交換部で電圧に交換してその電圧と基準電圧とを
   演算増幅器より或る加算積分器で加算し、この加
   算積分器の出力をコンパレータに入力するもので
   あつて、且つ加算積分器及びコンパレータを組み
   合わせた回路が二重化されている過電流継電器に
   おいて、 前記電流−電圧交換部の出力端間に、その出力
   電圧を分圧するように２つの抵抗成分の直列回路
   を接続すると共に、この２つの抵抗成分の互いの
   接続点を、加算積分器を構成する演算増幅器の基
   準入力端に接続し、この演算増幅器の出力端をヒ
   ステリシスコンパレータの入力端に接続し、 前記２つの抵抗成分による分圧比を調製して動
   作値を整定するための分圧比調整手段を設けたこ
   とを特徴とする過電流継電器。