JPH04245728A - バッファ回路 - Google Patents
バッファ回路Info
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- JPH04245728A JPH04245728A JP2954691A JP2954691A JPH04245728A JP H04245728 A JPH04245728 A JP H04245728A JP 2954691 A JP2954691 A JP 2954691A JP 2954691 A JP2954691 A JP 2954691A JP H04245728 A JPH04245728 A JP H04245728A
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- JP
- Japan
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- circuit
- buffer
- signal
- pcm
- pcm signal
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- Pending
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- 238000005070 sampling Methods 0.000 claims abstract description 17
- 238000012952 Resampling Methods 0.000 claims abstract description 9
- 238000006243 chemical reaction Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 5
- 238000000605 extraction Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はバッファ回路に関し、特に複数の
時分割多重ＰＣＭ信号を複数の群帯域又超群帯域のＦＤ
Ｍ信号に相互変換するＰＣＭ―ＦＤＭ変換装置における
バッファ回路に関する。
時分割多重ＰＣＭ信号を複数の群帯域又超群帯域のＦＤ
Ｍ信号に相互変換するＰＣＭ―ＦＤＭ変換装置における
バッファ回路に関する。
【０００２】
【従来技術】従来、この種のバッファ回路としては、図
３に示す様なものがある。図において、従来のバッファ
回路は、ＰＣＭ伝送路から入力した時分割多重ＰＣＭ信
号をバイポーラ信号からユニポーラ信号に変換する伝送
路インタフェイス回路１０と、そのユニポーラ信号に変
換されたＰＣＭ信号からクロックを抽出するクロック抽
出回路２０と、そのクロック抽出回路２０にて抽出した
クロックにより前記ＰＣＭ信号のフレーム同期を検出す
る同期回路３０と、クロック抽出回路２０にて抽出され
たクロックと同期回路３０にて検出されたフレーム信号
とにより前記ＰＣＭ信号をメモリに書込み、クロック発
生回路５０からのクロックに同期したクロックとフレー
ム信号を出力する制御クロック発生回路６０からの信号
とにより読出されるメモリを含むバッファ４０と、バッ
ファ４０にて１フレーム単位でスリップが発生するよう
に制御するスリップ制御回路８０と、バッファ４０から
出力されたＰＣＭ信号を制御クロック発生回路６０から
の信号によりＦＤＭ信号に変換するＰＣＭ―ＦＤＭ変換
回路７０とからなる。
３に示す様なものがある。図において、従来のバッファ
回路は、ＰＣＭ伝送路から入力した時分割多重ＰＣＭ信
号をバイポーラ信号からユニポーラ信号に変換する伝送
路インタフェイス回路１０と、そのユニポーラ信号に変
換されたＰＣＭ信号からクロックを抽出するクロック抽
出回路２０と、そのクロック抽出回路２０にて抽出した
クロックにより前記ＰＣＭ信号のフレーム同期を検出す
る同期回路３０と、クロック抽出回路２０にて抽出され
たクロックと同期回路３０にて検出されたフレーム信号
とにより前記ＰＣＭ信号をメモリに書込み、クロック発
生回路５０からのクロックに同期したクロックとフレー
ム信号を出力する制御クロック発生回路６０からの信号
とにより読出されるメモリを含むバッファ４０と、バッ
ファ４０にて１フレーム単位でスリップが発生するよう
に制御するスリップ制御回路８０と、バッファ４０から
出力されたＰＣＭ信号を制御クロック発生回路６０から
の信号によりＦＤＭ信号に変換するＰＣＭ―ＦＤＭ変換
回路７０とからなる。
【０００３】かかる構成において、ＰＣＭ伝送路から入
力された時分割多重ＰＣＭ信号は入力端子１を経て、伝
送路インタフェイス回路１０に入力される。そのＰＣＭ
信号は伝送路インタフェイス回路１０にてバイポーラ信
号からユニポーラ信号に変換された後、クロック抽出回
路２０にて抽出されたクロックを使用して同期回路３０
にてフレーム同期がとられ、バッファ４０へ出力される
。そのＰＣＭ信号はクロック抽出回路２０からのクロッ
クと同期回路３０からのフレーム同期信号によりバッフ
ァ４０内のメモリに書込まれる。
力された時分割多重ＰＣＭ信号は入力端子１を経て、伝
送路インタフェイス回路１０に入力される。そのＰＣＭ
信号は伝送路インタフェイス回路１０にてバイポーラ信
号からユニポーラ信号に変換された後、クロック抽出回
路２０にて抽出されたクロックを使用して同期回路３０
にてフレーム同期がとられ、バッファ４０へ出力される
。そのＰＣＭ信号はクロック抽出回路２０からのクロッ
クと同期回路３０からのフレーム同期信号によりバッフ
ァ４０内のメモリに書込まれる。
【０００４】バッファ４０内のメモリに書込まれたＰＣ
Ｍ信号はクロック発生回路５０から出力されるクロック
に同期したクロック及びフレーム同期信号を発生させる
制御クロック発生回路６０からの信号により読出される
。その読出されたＰＣＭ信号はＰＣＭ―ＦＤＭ変換回路
７０にてＦＤＭ信号に変換された後、出力端子２より出
力される。
Ｍ信号はクロック発生回路５０から出力されるクロック
に同期したクロック及びフレーム同期信号を発生させる
制御クロック発生回路６０からの信号により読出される
。その読出されたＰＣＭ信号はＰＣＭ―ＦＤＭ変換回路
７０にてＦＤＭ信号に変換された後、出力端子２より出
力される。
【０００５】ここで、バッファ４０にＰＣＭ信号を書込
む速さと、読出す速さとが異なると、すなわち互いに周
波数の異なるクロックで書込み、読出されると、バッフ
ァ４０内のメモリがオーバフロー又はアンダフローして
、ＰＣＭ信号の欠落（以後、スリップと称す）が生ずる
。そのため、スリップ制御回路８０では、同期回路３０
からのフレーム同期信号と制御クロック発生回路６０か
らのフレーム同期信号との位相を比較し、オーバフロー
又はアンダフローしないようにバッファ４０内のメモリ
への書込み又は読出しを１フレーム分停止させることに
よりＰＣＭ信号のフレーム乱れを防いでいる。なお、ス
リップ制御回路については特開昭５９−２２４９４３号
公報に開示されている。
む速さと、読出す速さとが異なると、すなわち互いに周
波数の異なるクロックで書込み、読出されると、バッフ
ァ４０内のメモリがオーバフロー又はアンダフローして
、ＰＣＭ信号の欠落（以後、スリップと称す）が生ずる
。そのため、スリップ制御回路８０では、同期回路３０
からのフレーム同期信号と制御クロック発生回路６０か
らのフレーム同期信号との位相を比較し、オーバフロー
又はアンダフローしないようにバッファ４０内のメモリ
への書込み又は読出しを１フレーム分停止させることに
よりＰＣＭ信号のフレーム乱れを防いでいる。なお、ス
リップ制御回路については特開昭５９−２２４９４３号
公報に開示されている。
【０００６】図４にクロック抽出回路２０からのクロッ
クがクロック発生回路５０からのクロックより速い場合
におけるＰＣＭ信号の波形を示す。図４は時分割多重さ
れたＰＣＭ信号の一通話路の信号を示したものであり、
理解容易化のためにＰＡＭ波形状に示したものである。 図中■のＰＣＭ信号がバッファ４０に書込まれ、図中■
のＰＣＭ信号がバッファ４０から読出される。この場合
、読出される速度が遅いため、ＰＣＭ信号（Ｂ）が無く
なることが示されている。
クがクロック発生回路５０からのクロックより速い場合
におけるＰＣＭ信号の波形を示す。図４は時分割多重さ
れたＰＣＭ信号の一通話路の信号を示したものであり、
理解容易化のためにＰＡＭ波形状に示したものである。 図中■のＰＣＭ信号がバッファ４０に書込まれ、図中■
のＰＣＭ信号がバッファ４０から読出される。この場合
、読出される速度が遅いため、ＰＣＭ信号（Ｂ）が無く
なることが示されている。
【０００７】また、図５にクロック抽出回路２０からの
クロックがクロック発生回路５０からのクロックより遅
い場合におけるＰＣＭ信号の波形を示す。図５と同様に
、ＰＡＭ波形状に示したものである。
クロックがクロック発生回路５０からのクロックより遅
い場合におけるＰＣＭ信号の波形を示す。図５と同様に
、ＰＡＭ波形状に示したものである。
【０００８】図中■のＰＣＭ信号がバッファ４０に書込
まれ、図中■のＰＣＭ信号がバッファ４０から読出され
る。この場合、読出される速度が速いため、ＰＣＭ信号
（Ｃ）が２回読出されることが示されている。
まれ、図中■のＰＣＭ信号がバッファ４０から読出され
る。この場合、読出される速度が速いため、ＰＣＭ信号
（Ｃ）が２回読出されることが示されている。
【０００９】以上のように、上述した従来装置のバッフ
ァ回路においては、スリップが発生した場合、波形が歪
み、非常に大きなインパルス性ノイズになるという欠点
がある。
ァ回路においては、スリップが発生した場合、波形が歪
み、非常に大きなインパルス性ノイズになるという欠点
がある。
【００１０】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的はスリップが発生
した場合におけるノイズを軽減できるバッファ回路を提
供することである。
ためになされたものであり、その目的はスリップが発生
した場合におけるノイズを軽減できるバッファ回路を提
供することである。
【００１１】
【発明の構成】本発明によるバッファ回路は、入力され
たＰＣＭ信号のフレーム同期周波数を検出する手段と、
前記ＰＣＭ信号を入力とし、この検出されたフレーム同
期周波数のＮ倍（Ｎは２以上の整数）の周波数のサンプ
リング信号により動作して、入力ＰＣＭ信号の補間処理
をなす補間フィルタ回路と、この補間フィルタ回路の出
力を入力とし、互いに周波数の異なるクロックで書込み
及び読出しがなされる記憶手段と、前記フレーム同期周
波数のクロックで前記記憶手段から読出されたデータを
サンプリングする再サンプリング手段とを有することを
特徴とする。
たＰＣＭ信号のフレーム同期周波数を検出する手段と、
前記ＰＣＭ信号を入力とし、この検出されたフレーム同
期周波数のＮ倍（Ｎは２以上の整数）の周波数のサンプ
リング信号により動作して、入力ＰＣＭ信号の補間処理
をなす補間フィルタ回路と、この補間フィルタ回路の出
力を入力とし、互いに周波数の異なるクロックで書込み
及び読出しがなされる記憶手段と、前記フレーム同期周
波数のクロックで前記記憶手段から読出されたデータを
サンプリングする再サンプリング手段とを有することを
特徴とする。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明によるバッファ回路の一実施例の構成
を示すブロック図である。この図において、図３の従来
のバッファ回路と同一の符号で示されている部分は夫々
同じ構成及び機能を有するものとし、その詳細な説明は
省略する。
る。図１は本発明によるバッファ回路の一実施例の構成
を示すブロック図である。この図において、図３の従来
のバッファ回路と同一の符号で示されている部分は夫々
同じ構成及び機能を有するものとし、その詳細な説明は
省略する。
【００１３】図において、同期回路３０から出力された
８［ＫＨＺ ］サンプリング周波数のＰＣＭ信号を、補
間フィルタ回路９０に入力し、Ｎ×８［ＫＨＺ ］サン
プリング周波数のＰＣＭ信号に変換して、バッファ４０
に書込む。次に、バッファ４０から読出されたＮ×８［
ＫＨＺ ］サンプリング周波数のＰＣＭ信号を再サンプ
リング回路１００ にて８［ＫＨＺ ］で再サンプリン
グして、８［ＫＨＺ ］サンプリング周波数のＰＣＭ信
号に再変換する。そして、ＰＣＭ―ＦＤＭ変換回路７０
にて、ＦＤＭ信号に変換するのである。
８［ＫＨＺ ］サンプリング周波数のＰＣＭ信号を、補
間フィルタ回路９０に入力し、Ｎ×８［ＫＨＺ ］サン
プリング周波数のＰＣＭ信号に変換して、バッファ４０
に書込む。次に、バッファ４０から読出されたＮ×８［
ＫＨＺ ］サンプリング周波数のＰＣＭ信号を再サンプ
リング回路１００ にて８［ＫＨＺ ］で再サンプリン
グして、８［ＫＨＺ ］サンプリング周波数のＰＣＭ信
号に再変換する。そして、ＰＣＭ―ＦＤＭ変換回路７０
にて、ＦＤＭ信号に変換するのである。
【００１４】再サンプリング回路１００ はＮ×８［Ｋ
ＨＺ ］のサンプリング値から８［ＫＨＺ ］のサンプ
リング値のみを取出す回路である。
ＨＺ ］のサンプリング値から８［ＫＨＺ ］のサンプ
リング値のみを取出す回路である。
【００１５】ここで、補間フィルタ回路９０について図
７を用いて説明する。図７は図１中の補間フィルタ回路
９０の内部構成例を示すブロック図である。図において
、補間フィルタ回路９０は、非直線／直線符号変換回路
９１と、低域通過ディジタルフィルタ９２と、直線／非
直線符号変換回路９３とを含んで構成されている。
７を用いて説明する。図７は図１中の補間フィルタ回路
９０の内部構成例を示すブロック図である。図において
、補間フィルタ回路９０は、非直線／直線符号変換回路
９１と、低域通過ディジタルフィルタ９２と、直線／非
直線符号変換回路９３とを含んで構成されている。
【００１６】かかる構成とされた補間フィルタ回路９０
においては、まず入力されたＰＣＭ符号（８ビット）を
、非直線／直線符号変換回路９１において直線ＰＣＭ符
号に変換する。次に、この変換後の符号を、Ｎ×８［Ｋ
ＨＺ ］サンプリング値で動作する低域通過ディジタル
フィルタ９２（通過帯域は３．４［ＫＨＺ ］）にてフ
ィルタリングしてＮ×８［ＫＨＺ ］のサンプリング値
を有する直線ＰＣＭ符号を出力する。そして、直線／非
直線符号変換回路９３において再び８ビットのＰＣＭ符
号に変換するのである。
においては、まず入力されたＰＣＭ符号（８ビット）を
、非直線／直線符号変換回路９１において直線ＰＣＭ符
号に変換する。次に、この変換後の符号を、Ｎ×８［Ｋ
ＨＺ ］サンプリング値で動作する低域通過ディジタル
フィルタ９２（通過帯域は３．４［ＫＨＺ ］）にてフ
ィルタリングしてＮ×８［ＫＨＺ ］のサンプリング値
を有する直線ＰＣＭ符号を出力する。そして、直線／非
直線符号変換回路９３において再び８ビットのＰＣＭ符
号に変換するのである。
【００１７】以上の変換処理等の手順について図８を参
照しつつ説明する。図にはＮ＝２の場合とＮ＝４の場合
とが示されている。図において、低域通過ディジタルフ
ィルタ９２は、入力されたＰＣＭ符号（ａ）を、図中の
（ｂ）又は（ｃ）のようにＮ×８［ＫＨＺ ］でサンプ
リングされたＰＣＭ波形とみなしてフィルタリングし、
図中の（ｄ）又は（ｅ）のようなＰＣＭ符号を出力する
のである。
照しつつ説明する。図にはＮ＝２の場合とＮ＝４の場合
とが示されている。図において、低域通過ディジタルフ
ィルタ９２は、入力されたＰＣＭ符号（ａ）を、図中の
（ｂ）又は（ｃ）のようにＮ×８［ＫＨＺ ］でサンプ
リングされたＰＣＭ波形とみなしてフィルタリングし、
図中の（ｄ）又は（ｅ）のようなＰＣＭ符号を出力する
のである。
【００１８】さらに、図２を用いて、スリップが発生し
た時のバッファ回路の動作について説明する。図２は時
分割多重されたＰＣＭ信号の一通話路の信号を示したも
のであり、理解容易化のためにＰＡＭ波形状に示したも
のである。図中■、■のＡ、Ｂ、Ｃ、Ｄは入力ＰＣＭ信
号、つまり８［ＫＨＺ ］サンプリング時の値を示し、
■のａ、ｂ、ｃ、ｄは補間フィルタ回路９０にて再生さ
れた値を示す。なお、ここでは、Ｎ＝２の場合が示され
ている。
た時のバッファ回路の動作について説明する。図２は時
分割多重されたＰＣＭ信号の一通話路の信号を示したも
のであり、理解容易化のためにＰＡＭ波形状に示したも
のである。図中■、■のＡ、Ｂ、Ｃ、Ｄは入力ＰＣＭ信
号、つまり８［ＫＨＺ ］サンプリング時の値を示し、
■のａ、ｂ、ｃ、ｄは補間フィルタ回路９０にて再生さ
れた値を示す。なお、ここでは、Ｎ＝２の場合が示され
ている。
【００１９】図中■のＰＣＭ信号がバッファ４０に書込
まれ、図中■のＰＣＭ信号がバッファ４０から読出され
る。この場合、読出し速度が書込み速度より遅いため、
サンプル値ｂが無くなることが示されている。このＰＣ
Ｍ信号について、再サンプリング回路１００ で再サン
プリングすれば図中■のサンプリング周波数８［ＫＨＺ
］のＰＣＭ信号となる。
まれ、図中■のＰＣＭ信号がバッファ４０から読出され
る。この場合、読出し速度が書込み速度より遅いため、
サンプル値ｂが無くなることが示されている。このＰＣ
Ｍ信号について、再サンプリング回路１００ で再サン
プリングすれば図中■のサンプリング周波数８［ＫＨＺ
］のＰＣＭ信号となる。
【００２０】以上のように、バッファ４０への入力前に
補間処理をすることにより、従来のバッファ回路に比べ
て、スリップによって発生するＰＣＭ信号の欠落による
時間的ズレが小さくなり、インパルス性のノイズの大き
さが小さくなるのである。
補間処理をすることにより、従来のバッファ回路に比べ
て、スリップによって発生するＰＣＭ信号の欠落による
時間的ズレが小さくなり、インパルス性のノイズの大き
さが小さくなるのである。
【００２１】また、バッファ４０における読出し速度が
書込み速度より速い場合は、図６のようになる。すなわ
ち、図中■、■のＡ、Ｂ、Ｃ、Ｄは入力ＰＣＭ信号、つ
まり８［ＫＨＺ ］サンプリング時の値を示し、■のａ
、ｂ、ｃ、ｄは補間フィルタ回路にて再生された値を示
す。なおここではＮ＝２の場合が示されている。
書込み速度より速い場合は、図６のようになる。すなわ
ち、図中■、■のＡ、Ｂ、Ｃ、Ｄは入力ＰＣＭ信号、つ
まり８［ＫＨＺ ］サンプリング時の値を示し、■のａ
、ｂ、ｃ、ｄは補間フィルタ回路にて再生された値を示
す。なおここではＮ＝２の場合が示されている。
【００２２】図中■のＰＣＭ信号がバッファ４０に書込
まれ、図中■のＰＣＭ信号がバッファ４０から読出され
る。この場合、読出し速度が書込み速度より速いため、
サンプル値ａが２回読出されることが示されている。こ
のＰＣＭ信号について、再サンプリング回路１００ で
再サンプリングすれば、図中■のサンプリング周波数８
［ＫＨＺ ］のＰＣＭ信号となる。
まれ、図中■のＰＣＭ信号がバッファ４０から読出され
る。この場合、読出し速度が書込み速度より速いため、
サンプル値ａが２回読出されることが示されている。こ
のＰＣＭ信号について、再サンプリング回路１００ で
再サンプリングすれば、図中■のサンプリング周波数８
［ＫＨＺ ］のＰＣＭ信号となる。
【００２３】以上のように、この場合においても、バッ
ファへの入力前に補間処理をすることにより、従来のバ
ッファ回路に比べて、スリップによって発生するＰＣＭ
信号の欠落による時間的ズレが小さくなり、インパルス
性のノイズの大きさが小さくなるのである。
ファへの入力前に補間処理をすることにより、従来のバ
ッファ回路に比べて、スリップによって発生するＰＣＭ
信号の欠落による時間的ズレが小さくなり、インパルス
性のノイズの大きさが小さくなるのである。
【００２４】なお、サンプリング周波数８［ＫＨＺ ］
に限定している理由は、本バッファ回路がトランスコー
ダにおけるバッファ回路であることによる。トランスコ
ーダは８［ＫＨＺ ］にてサンプリングされたＰＣＭ信
号数チャンネルをＦＤＭ信号に変換する装置である。し
たがって、トランスコーダに限定しなければ、８［ＫＨ
Ｚ ］に限定する必要はなく、他の周波数でも良い。
に限定している理由は、本バッファ回路がトランスコー
ダにおけるバッファ回路であることによる。トランスコ
ーダは８［ＫＨＺ ］にてサンプリングされたＰＣＭ信
号数チャンネルをＦＤＭ信号に変換する装置である。し
たがって、トランスコーダに限定しなければ、８［ＫＨ
Ｚ ］に限定する必要はなく、他の周波数でも良い。
【００２５】
【発明の効果】以上説明したように本発明は、バッファ
への入力前に補間フィルタ回路２で補間処理を行い、バ
ッファの出力について再サンプリングを行うことにより
、スリップによって発生するインパルス性のノイズの大
きさが小さくなるという効果がある。
への入力前に補間フィルタ回路２で補間処理を行い、バ
ッファの出力について再サンプリングを行うことにより
、スリップによって発生するインパルス性のノイズの大
きさが小さくなるという効果がある。
【図１】本発明の実施例によるバッファ回路の構成を示
すブロック図である。
すブロック図である。
【図２】図１のバッファ回路における読出し速度が書込
み速度より遅い場合の動作を示す波形図である。
み速度より遅い場合の動作を示す波形図である。
【図３】従来のバッファ回路の構成を示すブロック図で
ある。
ある。
【図４】従来のバッファ回路における読出し速度が書込
み速度より遅い場合の動作を示す波形図である。
み速度より遅い場合の動作を示す波形図である。
【図５】従来のバッファ回路における読出し速度が書込
み速度より速い場合の動作を示す波形図である。
み速度より速い場合の動作を示す波形図である。
【図６】図１のバッファ回路における読出し速度が書込
み速度より速い場合の動作を示す波形図である。
み速度より速い場合の動作を示す波形図である。
【図７】補間フィルタ回路の内部構成を示すブロック図
である。
である。
【図８】補間フィルタ回路における変換処理等の動作を
示す波形図である。
示す波形図である。
４０ バッファ
９０ 補間フィルタ回路
１００ 再サンプリング回路
Claims (1)
- 【請求項１】 入力されたＰＣＭ信号のフレーム同期
周波数を検出する手段と、前記ＰＣＭ信号を入力とし、
この検出されたフレーム同期周波数のＮ倍（Ｎは２以上
の整数）の周波数のサンプリング信号により動作して、
入力ＰＣＭ信号の補間処理をなす補間フィルタ回路と、
この補間フィルタ回路の出力を入力とし、互いに周波数
の異なるクロックで書込み及び読出しがなされる記憶手
段と、前記フレーム同期周波数のクロックで前記記憶手
段から読出されたデータをサンプリングする再サンプリ
ング手段とを有することを特徴とするバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2954691A JPH04245728A (ja) | 1991-01-30 | 1991-01-30 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2954691A JPH04245728A (ja) | 1991-01-30 | 1991-01-30 | バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245728A true JPH04245728A (ja) | 1992-09-02 |
Family
ID=12279132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2954691A Pending JPH04245728A (ja) | 1991-01-30 | 1991-01-30 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245728A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061778A (en) * | 1997-06-04 | 2000-05-09 | Nec Corporation | Digital signal processor for detecting out-of-sync and jitter from two clock signals and controlling the interpolation based on deviation and jitter amount |
| JP2009290529A (ja) * | 2008-05-29 | 2009-12-10 | Toa Corp | ストリーミングデータ補償方法およびデジタル信号受信装置 |
-
1991
- 1991-01-30 JP JP2954691A patent/JPH04245728A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061778A (en) * | 1997-06-04 | 2000-05-09 | Nec Corporation | Digital signal processor for detecting out-of-sync and jitter from two clock signals and controlling the interpolation based on deviation and jitter amount |
| JP2009290529A (ja) * | 2008-05-29 | 2009-12-10 | Toa Corp | ストリーミングデータ補償方法およびデジタル信号受信装置 |
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