JPH04241046A - システムアドレス空間のアドレス生成機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プロセッサが直接アク
セス可能なローカルアドレス空間を越えたシステムアド
レス空間をアクセスするためのシステムアドレス空間の
アドレス生成機構に関する。

【０００２】

【従来の技術】複数のプロセッサから成るマルチプロセ
ッサシステムは、メモリの共用やバス結合等により実現
され、分散・並列処理を行う。

【０００３】そして、各プロセッサは、メモリ空間とし
て個々のプロセッサが利用するローカルアドレス空間、
及び全てのプロセッサにより共有されるシステムアドレ
ス空間へのアクセスが可能となっている。

【０００４】図６は、マルチプロセッサシステムにおけ
る個々のプロセッサが、ローカルアドレス空間を介して
システムアドレス空間をアクセスするためのアドレス生
成機構を示す図である。

【０００５】マルチプロセッサシステムにおいては、個
々のプロセッサは、一般にシステムアドレス空間よりは
るかに小さなローカルアドレス空間を有する。図６に示
す例では、システムアドレス空間３０はＸ‘００００　
００００　’〜Ｘ‘ＦＦＦＦＦＦＦＦ　’（２３２−１
）の約４Ｇ（ギガバイト）アドレス空間を有するのに対
し、ローカルアドレス空間２０はＸ‘０００００’〜Ｘ
‘Ｆ　ＦＦＦＦ’（２２０−１）の約１Ｍ（メガバイト
）のアドレス空間を有する。尚、Ｘは「‘　　’」で囲
まれた数値が１６進値であることを示す記号である。

【０００６】また、個々のプロセッサは、ローカルアド
レス空間２０を、プログラム格納域、ローカル変数格納
域、ローカルに使用されるレジスタ、及びシステムウィ
ンドウ２２等の各領域に分割して利用しており、そのロ
ーカルアドレス空間２０を利用して並列・分散処理を実
行する。

【０００７】ところで、上記システムウィンドウ２２は
、一般に、「個々のプロセッサが、ローカルアドレス空
間２０よりシステムアドレス空間３０を局所的に連続し
てアクセスできるようにする所定サイズの窓」と定義さ
れている。すなわち、個々のプロセッサは、このシステ
ムウィンドウ２２を介することにより、システムアドレ
ス空間３０のアクセスが可能となる。

【０００８】より具体的には、３２ビットのアドレス空
間を有するシステムアドレス空間３０をアクセスする場
合、上記システムウィンドウ２２と共に１４ビット構成
のページレジスタ４０を用いる。すなわち、アドレスが
Ｘ‘８００００’〜Ｘ‘Ｂ　ＦＦＦＦ’にあるシステム
ウィンドウ２２における各ワードが、システムアドレス
空間３０の下位アドレスＡ０〜Ａ１７を指定し、ページ
レジスタ４０が上位アドレスＡ１８〜Ａ３１（システム
ウィンドウ１２のサイズを越えた部分）を指定する。そ
して、加算器５０が、システムウィンドウ２２の任意の
ワードの値（１８ビット）とページレジスタ４０の値（
１４ビット）とを加算して、システムアドレス空間３０
をアクセスするための３２ビットのアドレス信号Ａ０〜
Ａ３１を生成する。

【０００９】

【発明が解決しようとする課題】ところで、上述のよう
なシステムアドレス空間３０のアドレス生成機構におい
ては、以下のような問題点がある。

【００１０】例えば、任意のプロセッサがシステムアド
レス空間３０内のソースデータ空間３１のデータを読み
出し、所定の演算を行った後、同じくシステムアドレス
空間３０内のデストネーション空間３１の所定領域また
はＩＯ領域３３に上記演算結果を格納しようとする場合
、そのプロセッサは、上記データの読み出し時及び上記
演算結果の格納時において、ページレジスタ４０の内容
を書き換える必要がある。このようなページレジスタ４
０の書き換えは、システムウィンドウ２２のサイズを越
えたシステム空間２０へのアクセスが交互に発生する場
合、頻繁に行わねばならない。

【００１１】しかしながら、このような頻繁なページレ
ジスタ４０の書き換え作業は、個々のプロセッサにとっ
ては大変な負担であり、プロセッサの実行速度が低下す
る原因となると共にプログラミング作業が複雑になる原
因となる。従って、分散・並列処理化することによりシ
ステム全体のスループットの向上を図るというマルチプ
ロセッサシステム本来の長所を阻害する要因となってい
た。

【００１２】本発明はマルチプロセッサシステムにおけ
るシステムアドレス空間より小さなローカルアドレス空
間を有するプロセッサが、ローカルアドレス空間と同様
なアクセス手順でシステム空間をアクセスできるように
することにより、従来のものに比較しシステムアドレス
空間への高速なアクセスが可能でかつプログラミングが
容易なシステムアドレス空間のアドレス生成機構を実現
することを目的とする。

【００１３】

【課題を解決するための手段】図１は本発明の原理説明
図である。本発明は、プロセッサが直接アクセス可能な
ローカルアドレス空間１を越えたシステムアドレス空間
２をアクセスするためのシステムアドレス空間２のアド
レス生成機構を前提とする。

【００１４】システムアドレス空間２は、複数の部分領
域２−１，２−２，・・・２−Ｎに分割されている。複
数のウィンドウ１−１，１−２，・・・１−Ｎは、それ
ぞれシステムアドレス空間２の上記複数の部分領域２−
１，２−２，・・・２−Ｎに１対１に対応して設けられ
る。

【００１５】また、ページレジスタ３−１，３−２，・
・・３−Ｎは、上記ウィンドウ１−１，１−２，・・・
１−Ｎに１対１に対応して設けられ、その対応するウィ
ンドウ１−１，１−２，・・・１−Ｎに対応する部分領
域２−１，２−２，・・・２−Ｎの開始アドレスが設定
される。

【００１６】アドレス生成手段４−１，４−２，・・・
４−Ｎは、それぞれ上記複数のウィンドウ１−１，１−
２，・・・１−Ｎに１対１に対応して設けられ、対応す
るウィンドウ１−１，１−２，・・・１−Ｎに対してア
クセスが行われた際、そのアクセスアドレスの前記ウィ
ンドウ１−１，１−２，・・・１−Ｎ内でのオフセット
５−１，５−２，・・５−Ｎを求め、そのオフセット５
−１，５−２，・・・５−Ｎと前記アクセスされたウィ
ンドウ１−１，１−２，・・・１−Ｎに対応して設けら
れたページレジスタ３−１，３−２，・・・３−Ｎに設
定されているアドレスとを加算して、前記アクセスアド
レスに対応するシステムアドレス空間２の部分領域２−
１，２−２，・・・２−Ｎの当該アドレス６−１，６−
２，６−Ｎを生成する。

【００１７】次に、図２は上記アドレス生成手段４−１
，４−２，・・・４−Ｎの一構成例を示すブロック図で
ある。開始アドレス設定レジスタ７、終点アドレス設定
レジスタ８は、それぞれ対応するウィンドウ１−１，１
−２，・・・１−Ｎの開始アドレス、終点アドレスが設
定される。

【００１８】アクセス検出手段１０は、プロセッサによ
り任意のウィンドウ１−１，１−２，・・・１−Ｎに対
するアクセスが行われた際、上記開始アドレス設定レジ
スタ７、終点アドレス設定レジスタ８にそれぞれ設定さ
れた開始アドレス７ａ、終点アドレス８ａとに基づいて
、対応するウィンドウ１−１，１−２，・・・１−Ｎに
対するアクセスであるか否かを検出する。

【００１９】減算手段１１は、前記プロセッサのアクセ
スアドレス９から開始アドレス設定レジスタ７に設定さ
れている対応するウィンドウ１−１，１−２，・・・１
−Ｎの開始アドレス７ａを減算して、前記プロセッサの
アクセスアドレス９の上記対応するウィンドウ１−１，
１−２，・・・１−Ｎ内でのオフセット１２を算出する
。

【００２０】加算手段１４は、上記減算手段１１により
得られた上記オフセット１２と対応するページレジスタ
３１−，３−２，・・・３−Ｎに設定されているアドレ
ス１３とを加算する。

【００２１】出力手段１５は、アクセス検出手段１０に
より対応するウィンドウ１−１，１−２，１−Ｎに対す
るアクセスであると検出されたとき、加算手段１４によ
り得られたアドレスをシステム空間２の対応する部分領
域２−１，２−２，・・・２−Ｎの当該アクセスアドレ
スとして出力する。

【００２２】なお、ローカルアドレス空間１における複
数のウィンドウ１−１，１−２，・・・１−Ｎのウィン
ドウサイズを２のべき乗倍とし、かつウィンドウ開始ア
ドレス７ａをウィンドウサイズの整数倍に設定すること
により、減算手段１１は省略することができる。この場
合、オフセット１２としてはアクセスアドレス９のウィ
ンドウサイズに相当する下位アドレスで代用できる。こ
のような条件下では、システムアドレス空間２の対応す
る部分領域２−１，２−２，・・・２−Ｎの当該アドレ
スとして、対応するページレジスタ３−１，３−２，・
・・３−Ｎに設定されているアドレスを上位アドレス、
プロセッサのアクセスアドレス９の下位アドレスを下位
アドレスとして用いることにより加算手段１４も省略す
ることができる。

【００２３】

【作　　　　　　用】プロセッサは、例えばジョブの実
行開始時に、そのジョブの実行時に使用するシステムア
ドレス空間２の全ての部分領域２−ｉ（ｉ＝１，２，・
・・Ｎ）に対応するページレジスタ３−ｉに対し、対応
する部分領域２−ｉの開始アドレスを設定しておく。

【００２４】そして、ジョブの実行中、プロセッサが任
意のウィンドウ１−ｉに対しアクセスを行うと、そのア
クセスが行われたウィンドウ１−ｉに対応するアドレス
生成手段４−ｉは、上記アクセスアドレスのウィンドウ
１−ｉ内でのオフセットを求め、次にそのオフセットと
対応するページレジスタ３−ｉに設定されているアドレ
スとを加算する。

【００２５】上述したように、ページレジスタ３−ｉに
は、ジョブの実行開始前にシステムアドレス空間２の対
応する部分領域２−ｉの開始アドレスが設定されるので
、上記アドレス生成手段４−ｉの加算結果は、システム
アドレス空間２の対応する部分領域２−ｉの当該アクセ
スアドレスとなる。

【００２６】このように、ページレジスタ３−１，３−
２，・・・３−Ｎが、プロセッサがウィンドウ１−１，
１−２，・・・１−Ｎを介してアクセスするシステムア
ドレス空間２の全ての部分領域２−１，２−２，・・・
２−Ｎに１対１に対応して設けられているので、プロセ
ッサは、ジョブの実行開始前に、ジョブの実行時に使用
するシステム空間２の全ての部分領域２−１，２−２，
・・・２−Ｎに対応するページレジスタ３−１，３−２
，・・・３−Ｎに対しそれらの部分領域２−１，２−２
，・・・２−Ｎの開始アドレスを設定しておくことによ
り、ジョブの実行中はページレジスタ３−１，３−２，
・・・３−Ｎの書き換えを行うことなく、当該ウィンド
ウ１−１，１−２，・・・１−Ｎに対するアクセスを行
うだけで、システムアドレス空間２の所望の部分領域２
−１，２−２，・・・２−Ｎの当該アドレスをアクセス
できる。

【００２７】

【実　　　　施　　　　例】以下、図面を参照しながら
本発明の実施例を説明する。 図３は、本発明の一実施例のシステムアドレス空間のア
ドレス生成機構を示す図である。

【００２８】同図において、システムアドレス空間１２
０は部分領域１２１，１２２，１２３に分かれており、
これらの各部分領域１２１，１２２，１２３にそれぞれ
対応してローカルアドレス空間２００のシステムウィン
ドウ２１０が３つの分割ウィンドウ２１１，２１２，２
１３に分割されている。また、それらの各分割ウィンド
ウ２１１，２１２，２１３をシステムアドレス空間１２
０のどの部分領域１２１，１２２，１２３に対応づけか
を設定するための３個のページレジスタ３１１，３１２
，３１３が設けられ、更にそれらのページレジスタ３１
１、３１２，３１３にそれぞれ１対１に対応して加算器
３２１，３２２，３２３が設けられている。

【００２９】上記ページレジスタ３１１，３１２，３１
３及び加算器３２１，３２２，３２３は、個々のプロセ
ッサが、システムウィンドウ２１０を介してシステムア
ドレス空間１２０をアクセスするためのマッピング機構
３００を構成している。

【００３０】ここで、図４を参照しながら、マッピング
機構３００によるシステムアドレス空間１２０における
部分領域１２１の特定番地ＳＡ１のアクセス動作を説明
する。この部分領域１２１のアクセスには、ページレジ
スタ３１１及び加算器３２１が関与する。すなわち、ジ
ョブの実行中において、部分領域１２１の上記特定番地
ＳＡ１をアクセスしようとするプロセッサは、ジョブの
開始で、予めその部分領域１２１に対応するページレジ
スタ３１１に部分領域１２１の開始番地ＳＡ０をセット
しておく。そして、ジョブの実行中において、部分領域
１２１の番地ＳＡ１をアクセスする場合には、システム
ウィンドウ２１０の上記部分領域１２１の番地ＳＡ１に
対応する分割ウィンドウ２１１の番地ＬＡ１をアクセス
する。この番地ＬＡ１は、その分割ウィンドウ２１１の
開始番地ＬＡ０からのオフセットｄ０　が、上記当該ア
クセス番地ＳＡ１の部分領域１２１の開始番地ＳＡ０か
らのオフセットＤ０　に等しくなる番地である。

【００３１】そして、ローカルアドレス空間２００がシ
ステムウィンドウ２１０における分割ウィンドウ２１１
の番地ＬＡ１をアクセスすることにより、ページレジス
タ３１１にセットされているシステムアドレス空間１２
０の部分領域１２１の開始番地ＳＡ０と上記アクセス番
地ＬＡ１の分割領域２１１におけるオフセットｄ０　（
＝Ｄ０　）とが加算器３２１により加算され、加算器３
２１によりシステムアドレス空間１２０の部分領域１２
１の当該番地ＳＡ１がアクセス（マッピング）される。 このようにして、システムウィンドウ２１０の分割ウィ
ンドウ２１１をアクセスすることにより、システムアド
レス空間１２０の部分領域１２１の全ての番地をアクセ
スできる。同様にして図４に示すマッピング機構３００
においては、システムウィンドウ２１０の分割ウィンド
ウ２１２，２１３をアクセスすることにより、システム
アドレス空間１２０の部分領域１２２，１２３の全ての
番地をアクセスすることができる。

【００３２】したがって、各プロセッサは、ジョブの実
行中において、自らのローカルアドレス空間をアクセス
すると同様にしてシステムアドレス空間１２０をアクセ
スできる。また、システムアドレス空間１２０の各部分
領域１２１，１２２，１２３に１対１に対応してページ
レジスタ３１１，３１２，３１３が設けられるので、各
プロセッサは、ジョブの開始時に、ジョブの実行中にア
クセスする全ての部分領域の開始番地を当該ページレジ
スタにセットすることにより、ジョブの実行中において
はページレジスタの内容を書き換えることなく、システ
ムウィンドウ２１０の分割ウィンドウ２１１，２１２，
２１３をアクセスするだけでシステムアドレス空間１２
０の複数の部分領域１２１，１２２，１２３をアクセス
できる。

【００３３】次に、図５は上述した図３に示すマッピン
グ機構３００の１分割ウィンドウに対応するマッピング
機構のハードウェア構成例を示す図である。同図におい
て、マッピング機構４００，５００，６００は、それぞ
れ図３に示すシステムウィンドウ２１０の分割ウィンド
ウ２１１，２１２，２１３に対応するマッピング機構で
あり、いずれも同様なハードウェア構成となっている。 従って、ここではマッピング機構４００の構成について
説明する。

【００３４】マッピング機構４００は、分割ウィンドウ
２１１の開始番地（開始アドレス）、終点番地（終点ア
ドレス）がそれぞれ設定されるウィンドウ開始番地レジ
スタ４０１、ウィンドウ終点番地レジスタ４０２、アク
セス番地から上記ウィンドウ開始番地レジスタ４０１に
設定されている番地を減算してその減算結果を加算器４
０６に出力すると共に上記減算結果が「０」以上、すな
わちアクセス番地（アクセスアドレス）が分割ウィンド
ウ２１１の開始番地ＬＡ０以上の番地であるときに“１
”（Ｈｉｇｈ）　をアンドゲート４０４に出力する第１
の減算器４０３、アクセス番地から上記ウィンドウ終点
番地レジスタに設定されている番地を減算して、その減
算結果が「０」以下、すなわちアクセス番地が分割ウィ
ンドウ２１１の終点番地以下であるときに“１”（Ｈｉ
ｇｈ）をアンドゲート４０４に出力する第２の減算器４
０４、該第２の減算器４０４並びに上記第１の減算器４
０３から加わる信号が共に“１”（Ｈｉｇｈ）であると
きに電子スイッチ７０１をオンにするスイッチング信号
を加えるゲート４０５、前記ページレジスタ３１１、及
びそのページレジスタ３１１に設定されているシステム
空間１２０の部分領域１２１の開始番地ＳＡ０と上記減
算器４０３から出力される減算結果を加算して、その加
算結果を上記電子スイッチ７０１の入力信号として出力
する加算器４０６とから成っている。

【００３５】マッピング機構５００、６００も特に図示
していないが、上記マッピング機構４００と同様なハー
ドウェア構成となっており、そのウィンドウ開始レジス
タ並びにウィンドウ終点レジスタには、それぞれ分割ウ
ィンドウ２１２，２１３の当該アドレスがセットされる
。また、マッピング機構５００，６００の第１の減算器
並びに第２の減算器にも、プロセッサのアクセス番地が
入力される。さらにマッピング機構５００，６００に対
応して、それぞれ電子スイッチ７０２、７０３が設けら
れている。

【００３６】上記構成のマッピング機構４００，５００
，６００において、プロセッサが分割ウィンドウ２１１
をアクセスすると、第１の減算器４０３並びに第２の減
算器４０４が分割ウィンドウ２１１に対するアクセスを
検出し、共に“１”（Ｈｉｇｈ）をアンドゲート４０５
に出力する。このことにより、アンドゲート４０５を介
して電子スイッチ５０１がオンする。また、第１の減算
器４０３により、上記アクセス番地の分割ウィンドウ２
１１の開始番地ＬＡ０からのオフセットが算出され、加
算器４０６により、そのオフセットとページレジスタ３
１１にセットされているシステムアドレス空間１２０の
部分領域１２１の開始番地ＳＡ０とが加算され、部分領
域１２１の当該アクセス番地が加算器４０６により算出
され、その当該アクセス番地が上記オンとなった電子ス
イッチ５０１を介して出力される。このとき、マッピン
グ機構５００，６００に対応する電子スイッチ７０２，
７０３は、共にオフとなる。

【００３７】同様にして、分割ウィンドウ２１２をアク
セスした場合には、マッピング機構５００並びに電子ス
イッチ７０２を介して、システムアドレス空間１２０の
部分領域１２２の当該アドレスがアクセスされ、分割ウ
ィンドウ２１３をアクセスした場合には、マッピング機
構６００並びに電子スイッチ７０３を介して、システム
アドレス空間１２０の部分領域１２３の当該アドレスが
アクセスされる。

【００３８】

【発明の効果】本発明によれば、ローカルアドレス空間
の複数のウィンドウに１対１に対応して、各ウィンドウ
に対応するシステムアドレス空間の部分領域の開始アド
レスを設定するページレジスタを設けるようにしたので
、プロセッサはジョブの実行時に使用する部分領域の開
始アドレスを対応するページレジスタに予め設定してお
くことにより、ジョブの実行中においてアクセスするシ
ステムアドレス空間の部分領域が変わっても、従来のよ
うにページレジスタの内容を書き換える必要がなくなる
。また、そのシステムアドレス空間へのアクセスは、ロ
ーカルアドレス空間の当該ウィンドウへアクセスするだ
けで行える。このため、システムアドレス空間への高速
アクセスが可能になるとともに、プログラミングも容易
となる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】アドレス生成手段の一構成例を示す図である。

【図３】本発明の一実施例のシステムアドレス空間のア
ドレス生成機構を示す図である。

【図４】図３のマッピング機構によるシステムアドレス
空間の部分領域の特定番地のアクセス動作を説明する図
である。

【図５】図３に示す分割ウィンドウを介するシステムア
ドレス空間のマッピング機構のハードウェア構成例を示
す図である。

【図６】従来のシステムアドレス空間のアドレス生成機
構を説明する図である。

【符号の説明】

１　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　ローカルアドレス空間 １−１，１−２，・・・１−Ｎ　　　　　　ウィンドウ
２　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　システムアドレス空間 ２−１，２−２，・・・２−Ｎ　　　　　　部分領域３
−１，３−２，・・・３−Ｎ　　　　　　ページレジス
タ４−１，４−２，・・・４−Ｎ　　　　　　アドレス
生成手段５−１，５−２，・・・５−Ｎ　　　　　　オ
フセット６−１，６−２，・・・６−Ｎ　　　　　　部
分領域２−１，２−２，・・・２−Ｎのアドレス ７　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　開始アドレス設定レジスタ ８　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　終点アドレス設定レジスタ ９　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　プロセッサのアクセスアドレス

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　　　プロセッサが、直接アクセス可能
   なローカルアドレス空間（１）を越えたシステムアドレ
   ス空間（２）をアクセスするためのシステムアドレス空
   間（２）のアドレス生成機構において、前記システムア
   ドレス空間（２）の複数の部分領域（２−１），（２−
   ２），・・・（２−Ｎ）に１対１に対応して前記ローカ
   ルアドレス空間（１）内に設けられた複数のウィンドウ
   （１−１），（１−２），・・・（１−Ｎ）と、前記ウ
   ィンドウ（１−１），（１−２），・・・（１−Ｎ）に
   １対１に対応して設けられ、その対応するウィンドウ（
   １−１），（１−２），・・・（１−Ｎ）に対応する前
   記複数の部分領域（２−１），（２−２），・・・（２
   −Ｎ）の開始アドレスが設定される複数のページレジス
   タ（３−１），（３−２），・・・（３−Ｎ）と、前記
   複数のウィンドウ（１−１），（１−２），・・・（１
   −Ｎ）に１対１に対応して設けられ、対応するウィンド
   ウ（１−１），（１−２），・・・（１−Ｎ）に対しア
   クセスが行われた際、そのアクセスアドレスの前記ウィ
   ンドウ（１−１），（１−２），・・・（１−Ｎ）内で
   のオフセット（５−１），（５−２），・・・（５−Ｎ
   ）を求め、そのオフセット（５−１），（５−２），・
   ・・（５−Ｎ）と前記アクセスされたウィンドウ（１−
   １），（１−２），・・・（１−Ｎ）に対応して設けら
   れたページレジスタ（３−１），（３−２），・・・（
   ３−Ｎ）に設定されているアドレスとを加算して、前記
   アクセスアドレスに対応する前記システムアドレス空間
   （２）の前記部分領域（２−１），（２−２），・・・
   （２−Ｎ）の当該アドレス（６−１），（６−２），・
   ・・（６−Ｎ）を生成するアドレス生成手段（４−１）
   ，（４−２），・・・（４−Ｎ）と、を具備することを
   特徴とするシステムアドレス空間のアドレス生成機構。
2. 【請求項２】　　　　前記アドレス生成手段（４−１）
   ，（４−２），・・・（４−Ｎ）は、対応するウィンド
   ウ（１−１），（１−２），・・・（１−Ｎ）の開始ア
   ドレス、終点アドレスをそれぞれ設定する開始アドレス
   設定レジスタ（７）、終点アドレス設定レジスタ（８）
   と、プロセッサにより任意のウィンドウ（１−１），（
   １−２），・・・（１−Ｎ）に対するアクセスが行われ
   た際、上記開始アドレス設定レジスタ（７）、終点アド
   レス設定レジスタ（８）にそれぞれ設定された開始アド
   レス（７ａ）、終点アドレス（８ａ）、及びプロセッサ
   のアクセスアドレス（９）とに基づいて、対応するウィ
   ンドウ（１−１），（１−２），・・・（１−Ｎ）に対
   するアクセスであるか否かを検出するアクセス検出手段
   （１０）と、前記プロセッサのアクセスアドレス（９）
   から前記開始アドレス設定レジスタ（７）に設定されて
   いる対応するウィンドウ（１−１），（１−２），・・
   ・（１−Ｎ）の開始アドレス（７ａ）を減算して、前記
   プロセッサのアクセスアドレス（９）の上記対応するウ
   ィンドウ（１−１），（１−２），・・・（１−Ｎ）内
   でのオフセット（１２）を算出する減算手段（１１）と
   、該減算手段（１１）により得られた前記オフセット（
   １２）と対応するページレジスタ（３−１），（３−２
   ），・・・（３−Ｎ）に設定されているアドレス（１３
   ）とを加算する加算手段（１４）と、前記アクセス検出
   手段（１０）により対応するウィンドウ（１−１），（
   １−２），・・・（１−Ｎ）に対するアクセスであると
   検出されたとき、前記加算手段（１４）により得られた
   アドレスを前記システム空間（２）の対応する前記部分
   領域（２−１），（２−２），・・・（２−Ｎ）の当該
   アクセスアドレス（６−１），（６−２），・・・（６
   −Ｎ）として出力する出力手段（１５）と、を具備する
   ことを特徴とする請求項１記載のシステムアドレス空間
   のアドレス生成機構。
3. 【請求項３】　　　　前記複数のウィンドウ（１−１）
   ，（１−２），・・・（１−Ｎ）のウィンドウサイズを
   ２のべき乗倍とし、前記アドレス生成手段（４−１），
   （４−２），・・・（４−Ｎ）は、対応するウィンドウ
   （１−１），（１−２），・・・（１−Ｎ）の終点アド
   レスを設定する終点アドレス設定レジスタ（８）、開始
   アドレスをウィンドウサイズの整数倍に設定する開始ア
   ドレス設定レジスタ（７）と、プロセッサにより任意の
   ウィンドウ（１−１），（１−２），・・・（１−Ｎ）
   に対するアクセスが行われた際、上記開始アドレス設定
   レジスタ（７）、終点アドレス設定レジスタ（８）にそ
   れぞれ設定された開始アドレス（７ａ）終点アドレス（
   ７ｂ）、及びプロセッサのアクセスアドレス（９）とに
   基づいて、対応するウィンドウ（１−１），（１−２）
   ，・・・（１−Ｎ）に対するアクセスであるか否かを検
   出するアクセス検出手段（１０）と、前記アクセス検出
   手段（１０）により対応するウィンドウ（１−１），（
   １−２），・・・（１−Ｎ）に対するアクセスであると
   検出されたとき、前記システム空間（２）の対応する前
   記部分領域（２−１），（２−２），・・・（２−Ｎ）
   の当該アドレス（６−１），（６−２）、・・・（６−
   Ｎ）として、対応するページレジスタ（３−１），（３
   −２），・・・（３−Ｎ）に設定されているアドレスを
   上位アドレス、プロセッサのアクセスアドレス（９）の
   下位アドレスを下位アドレスとしてそれぞれ出力する出
   力手段（１５）と、を具備することを特徴とする請求項
   １記載のシステムアドレス空間のアドレス生成機構。