JPH04239218A - 特にｃｍｏｓ集積回路のためのトライステート出力ゲート構造 - Google Patents

特にｃｍｏｓ集積回路のためのトライステート出力ゲート構造

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JPH04239218A
JPH04239218A JP3150650A JP15065091A JPH04239218A JP H04239218 A JPH04239218 A JP H04239218A JP 3150650 A JP3150650 A JP 3150650A JP 15065091 A JP15065091 A JP 15065091A JP H04239218 A JPH04239218 A JP H04239218A
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transistor
gate
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JP3150650A
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David Moloney
デイビッド・モロニー
Gianfranco Vai
バイ・ギアンフランコ
Maurizio Zuffada
モーリツィオ・ツファダ
Giorgio Betti
ジョルジオ・ベッティ
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STMicroelectronics SRL
SGS Thomson Microelectronics SRL
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】この発明は特にＣＭＯＳ集積回路のための
トライステート出力ゲート構造に関するものである。
【０００２】集積回路の出力ゲートは、現在では異なっ
た集積回路の種々の出力により、または単一の複雑な集
積回路の種々の出力により共用される接続バスまたはラ
イン上に生じる、バス競合を避けることが可能である種
々の方法で製造される。
【０００３】特に、ここでより詳細に記述されるように
、トライステートＣＭＯＳゲートはこの目的に対して非
常に適している。現在前記ゲートは入力を有し、出力に
ついてのその効果は前記ゲートへの入力において配置さ
れる１対の能動チャネルによって活性化される。前記チ
ャネルは互いに論理的に正反対であり、かつ各々は相補
的技術トランジスタを能動化する。出力は前記２つのト
ランジスタの間に接続される。
【０００４】２つの能動信号の使用は冗長でありかつ出
力ゲートの前方に問題をつくる源でもある。さらに、入
力に応答する論理レベルでの出力を有するため、同一の
技術においてつくられかつ直列に配列される、複数対の
トランジスタが一般に設けられる。
【０００５】一方はＰチャネルトランジスタで、他方は
Ｎチャネルトランジスタである、この場合では、異なっ
た対の反作用時間から問題が生じる。
【０００６】Ｐチャネルトランジスタは、寸法の等しい
Ｎチャネルトランジスタよりも、実行のために本質的に
より遅くなる。
【０００７】このように、それらの速度を等しくするた
めには、Ｎチャネルトランジスタよりもより大型のＰチ
ャネルトランジスタを製造することが必要である。しか
しながら、これは寄生容量において対応の増加を引起こ
し、それはＮチャネルトランジスタの値よりもより高い
値に達する。これは、Ｐチャネルトランジスタの真性電
気抵抗に結合され、抵抗およびＮチャネルトランジスタ
の値より大きい寄生容量の値との積により与えられる、
充電および放電時定数を引起こす。
【０００８】この効果は２つのＰチャネルトランジスタ
の直列配列により悪化される、というのは時定数は加算
されず、互いによって掛け合い、前記時定数において２
次的増加を引起こすからである。
【０００９】この発明のねらいは、能動入力を減ずる、
特にＣＭＯＳ集積回路のためのトライステート出力ゲー
ト構造を与えることにより周知のタイプのトライステー
トにおいて記述される短所を排除するまたは実質的に減
ずることである。
【００１０】上記のねらいの範囲内において、この発明
の目的は複数個のＰチャネルトランジスタの直列接続を
排除するゲート構造を提供することである。
【００１１】この発明のもう１つの目的はＣＭＯＳ集積
回路において容易に集積され得るゲート構造を提供する
ことである。
【００１２】特にこの発明の目的は、比較的容易に製造
されかつ競争的な価格であるようなゲート構造を提供す
ることである。
【００１３】このねらい、これらの目的および以下に明
らかにされるだろう他の目的は、発明に従って、能動信
号を受取る能動端子と、信号スイッチ手段を介して出力
端子を正電源の端子または負電源の端子に接続する入力
信号を受取る入力端子とを含み、前記能動端子は信号反
転手段を介して第１のＰチャネルトランジスタのゲート
端子におよび第２のＮチャネルトランジスタのゲート端
子に電気的に接続可能であり、前記出力端子は前記第１
のトランジスタおよび第２のトランジスタのドレイン端
子に電気的に接続され、前記第１のトランジスタおよび
第２のトランジスタは前記入力端子から前記出力端子を
電気的に絶縁するのに適していることを特徴とする、特
にＣＭＯＳ集積回路のためのトライステート出力ゲート
構造により達成される。
【００１４】さらに発明の特徴および利点は添付の図面
において非限定的な例によってのみ例示される、特にＣ
ＭＯＳ集積回路のためのトライステート出力ゲート構造
のいくつかの好ましいが、しかし排他的でない実施例の
説明から明らかにされるであろう。
【００１５】図１ないし図７を参照して、反転論理ゲー
ト１は図１において例示される概念図に従って実行され
る。前記ゲート１は、入力端子２によりスイッチ４およ
び５によってそれぞれ負端子６（接地）にまたは正端子
７に電気的に接続され得る、入力端子２および出力端子
３を含む。
【００１６】前記ゲートの動作は以下のとおりである。 ハイの論理値が入力端子２上に存在するとき、スイッチ
４は出力端子３を負電圧６に接続するために閉じられる
。その代わり、入力端子２上にローの論理値が存在する
とき、スイッチ５は閉じられ、出力端子３を正電圧７に
接続する。両方のスイッチ４および５が同時に閉じるの
は不可能である、というのはそれらは相補的な論理値に
より制御されるからである。前記ゲートは論理回路をバ
ス伝送チャネル８に接続するのに使用され、それらはマ
イクロプロセッサでの電子回路の実行に対して本質的で
ありかつさらに相当数の異なった論理回路により共有さ
れる。しかしながら、複数個の論理回路によるバス８の
共有はいわゆるバス競合の発生の可能性を伴う。この場
合では、図３において例示されるように、もし反転ゲー
ト１ａがバス８にハイの論理値を伝送するなら、一方反
転論理ゲート１ｂがバス８にローの論理値を伝送するな
ら、バス８上に存在する論理値は不確定の論理値をとる
。これがバス競合を引起こす。
【００１７】この問題を排除するため、トライステート
反転論理ゲートが提供されてきたが、それらの概念図は
図４において例示される。
【００１８】図は入力端子９ならびに２つの能動端子１
０および１１を有する。端子１０および１１は同時に相
補的論理値をとる。入力端子９はスイッチ１２および１
３に電気的に接続され、端子１０はスイッチ１５に接続
されかつ端子１１はスイッチ１４に接続される。出力端
子１６はスイッチ１４と１５との間に配列される。
【００１９】前記ゲートの動作は以下のとおりである。 端子１０および１１における信号が不活性である、すな
わち、端子１０において論理的にローでありかつ端子１
１においてハイであるとき、スイッチ１４および１５は
開いており、入力９のとる値にかかわらず、出力１６を
電気的に絶縁する。代わりに、端子１０および１１が活
性である、すなわち、端子１０において論理的にハイで
ありかつ端子１１においてローであるとき、スイッチ１
４および１５は閉じられ、入力９のとる論理値に従って
ノード２１または接地に端子１６を接続し、それらは図
１において例示される構造に対して前もって記述される
ように、スイッチ１４またはスイッチ１５を閉じる。こ
のように前記ゲートは３状態、すなわち、ハイの論理値
、ローの論理値および通信バスから電気的に絶縁状態を
有する。
【００２０】図４の概念図の従来の実行は図５において
例示されるものである。トランジスタはスイッチに置換
する。
【００２１】ゲートはさらにＮチャネルトランジスタ１
７のゲート端子におよびＰチャネルトランジスタ１８の
ゲート端子に接続される入力端子９を有する。能動端子
１０および１１はそれぞれＮチャネルトランジスタのゲ
ート端子におよびＰチャネルトランジスタ２０のゲート
端子に接続される。トランジスタ１７はソース端子が接
地に接続され、かつドレイン端子がトランジスタ１９の
ソース端子に接続される。
【００２２】トランジスタ１９のドレイン端子はトラン
ジスタ２０のドレイン端子におよび出力端子１６に接続
され、一方トランジスタ２０のソース端子はトランジス
タ１８のドレイン端子に接続され、そのソース端子は電
力源２１に接続される。
【００２３】実反転ゲートの動作は以下のようである。 端子１０および１１上において論理値がそれぞれローで
ありかつハイであるとき、トランジスタ１９および２０
はオフであり、入力９上に存在の論理値に関わらず、正
電力源２１および接地の双方からの出力端子１６を電気
的に絶縁する。端子１６からゲートを観測することによ
り、それは論理値は持たないが、しかし高インピーダン
スを有し、前に述べたようにバス８からゲートを絶縁す
ることがわかる。もしハイの論理電圧およびローの論理
電圧がそれぞれ端子１０および１１上に代わりに存在す
るなら、トランジスタ１９および２０は両方ともオンで
ある。出力１６の論理値は、トランジスタ１７および１
８の作用のため、入力９の論理値に関して相補的である
。
【００２４】このように設けられるトランジスタは直列
に接続される。図５において例示されるように、ゲート
の実行における最大の問題は直列のＰチャネルトランジ
スタに関してである。前記トランジスタは同等寸法のＮ
チャネルトランジスタよりも本質的に遅い。トランジス
タは実際は理想チャネルの理想特性を有さず、すなわち
、それらはそれら自体および寄生容量の抵抗を有する。 Ｐチャネルトランジスタの場合においては、この問題は
２つおよび３つの間からなる要素のぶんだけＮチャネル
トランジスタりも遅くなるという事実によってより悪化
される。上記の問題を補償するため、前記Ｐチャネルト
ランジスタは、２つおよび３つの間からなる要素により
、対応のＮチャネルトランジスタよりもより大きくつく
られる。しかしながら、この大きさの増大はＰチャネル
トランジスタの寄生容量を増大する。
【００２５】図６および７において例示されるように、
トランジスタ１８および２０はそれぞれ固有の寄生容量
２２および２３により、さらに充電容量２４により影響
される。図７は図６に等価である電気回路を例示する。 前記図７において、トランジスタはそれぞれ抵抗器２５
および２６で置換される。個々のトランジスタ各々の充
電時定数はそれ自体の抵抗と寄生容量の値との積に等し
い。直列では、直列の時定数は個々のトランジスタの時
定数の積に等しい、すなわち、個々のトランジスタの時
定数の２乗に等しい。これはさらにトランジスタの状態
変化をより遅くする。
【００２６】これらのゲートの特性を改良するため、対
照的な要求に直面しており、それらは以下のとおりに要
約され得る。
【００２７】速度を最大にすること：これが可能な場合
では直列トランジスタの数の減少、および／またはトラ
ンジスタの拡大。
【００２８】領域を最小にすること：個々のトランジス
タ各々の領域の減少をとともに、トランジスタの数およ
び／または直列接続されたトランジスタの数の減少。
【００２９】一元の態様で問題に対処するため、さらに
また能動端子の数を減ずるため、発明に従ってトライス
テート出力ゲート構造は、図８に参照されるように、提
供され、それは能動信号のための端子３０と、入力信号
のための端子３１とを含み、信号スイッチ手段によって
、出力信号３２に対して正電力源端子にまたは負電力源
にまたは接地端子に端子を接続する。能動端子３０は第
１のＰチャネルトランジスタ３３のゲート端子に電気的
に接続され、かつ第２のＮチャネルトランジスタ３４の
ゲート端子に電気的に接続される。出力端子３２は、第
１のトランジスタ３３のおよび第２のトランジスタ３４
のドレイン端子により構成されるノードに接続され、こ
れらは最後に信号スイッチ手段を構成する。トランジス
タ３３および３４は出力端子３２を電気的に絶縁する。
【００３０】能動端子３０は第３のＰチャネルトランジ
スタ３５のゲート端子に接続され、そのドレイン端子は
第１のトランジスタ３３のゲート端子に接続される。第
３のトランジスタ３５のソース端子は電流源３６に接続
される。
【００３１】能動端子３０はさらに第４のＮチャネルト
ランジスタ３７のゲート端子に接続される。第４のトラ
ンジスタ３７のドレイン端子は第１のトランジスタ３３
のゲート端子におよび第３のトランジスタ３５のドレイ
ン端子に接続される。第４のトランジスタ３７のソース
端子は入力端子３１に接続され、入力端子は第４のＮチ
ャネルトランジスタ３８のゲート端子に接続される。
【００３２】第５のトランジスタ３８のソース端子は接
地に接続され、一方第５のトランジスタ３８のドレイン
端子は第２のトランジスタ３４のソース端子に接続され
る。
【００３３】このゲートの動作は表１により完全に記述
され、ここでＸは値が関心がないときを示し、ＯＦＦは
トランジスタがオンでないときまたは能動信号が活性で
ないときを示し、ＯＮはＯＦＦの反対の状況を示し、さ
らにＨＩは高インピーダンス状態を示す。他の言葉で要
約すると、ローの論理値（ＯＦＦ）が端子３０上に生じ
るとき、出力端子３２は高インピーダンスを有する。さ
もなくば、もし端子３０がハイの論理値（ＯＮ）を有す
るなら、出力端子３２は入力端子３１の論理値に相補的
である論理値を有する。
【００３４】図８において例示されるゲート構造から、
対称に相補的技術において反転論理ゲート構造を得るこ
とは可能であり、それは図９において例示され、かつ完
全を期すために記述される。トライステート反転論理ゲ
ート構造は、能動信号のための端子４０、入力信号のた
めの端子４１を含み、信号スイッチ手段により、出力信
号４２のための端子を正電力源端子４８にまたは負電力
源にもしくは接地端子に接続する。能動端子４０は第１
のＮチャネルトランジスタ４３のゲート端子に接続され
かつ第２のＰチャネルトランジスタ４４のゲート端子に
接続される。出力端子は、第１のトランジスタ４３のお
よび第２のトランジスタ４４のドレイン端子により構成
されるノードに接続される。
【００３５】能動端子４０は第３のＮチャネルトランジ
スタ４５のゲート端子に接続され、そのソース端子は接
地に接続され、かつそのドレイン端子は第１のトランジ
スタ４３のゲート端子に接続される。第１のトランジス
タ４３のソース端子は接地に接続される。
【００３６】能動端子４０はまた第４のＰチャネルトラ
ンジスタ４６のゲート端子に接続され、そのソース端子
は入力端子４１に接続され、一方ドレイン端子は第１の
トランジスタ４１のゲート端子および第３のトランジス
タ４５のドレイン端子により構成されるノードに接続さ
れる。
【００３７】入力端子４１は、電力源４８に接続される
ソース端子および第２のトランジスタ４４のソース端子
に接続されるドレイン端子を有する、第５のＰチャネル
トランジスタ４７のゲート端子に接続される。
【００３８】前記反転ゲートの動作は完全に表２により
記述され、ここで使用された記号は上記で記述されるよ
うに同一の意味を有する。
【００３９】要約すると、能動端子４０がハイの論理レ
ベル（ＯＮ）であるとき、端子４２は高インピーダンス
を有し、さらに出力端子４２を絶縁する。さもなくば、
もし能動端子４０がローの論理レベル（ＯＦＦ）である
とき、出力端子４２は入力端子４１のとる論理値に相補
的である論理値を有する。
【００４０】トランジスタ３５は論理的には必要ではな
くてもよく、それは特にもし端子３０においてローの論
理値が存在するなら、トランジスタ３３の状態を確実に
するために発明に従ってゲート構造内に含まれる。この
挿入の理由は特に高動作周波数で、電荷がトランジスタ
３３のゲート端子上に蓄積することが可能でありかつゲ
ート端子の電圧を、トランジスタ３３の状態がＯＮ、す
なわち、導通するものとして維持するのに十分なレベル
まで下げることが可能であるという事実のためであり、
このようにゲートが代わりに高インピーダンス状態にな
ければならないとき、電力源３６に出力端子３２を接続
する。
【００４１】ＮＯＲゲートおよびＮＡＮＤゲートはまた
トライステート反転ゲートに対し上記に記述した同一の
概念で実行されてきた。
【００４２】図１０を参照して、トライステートＮＡＮ
Ｄ論理ゲート構造は、能動信号のための端子５０と、第
１の入力信号のための第１の端子５１と、第２の入力信
号のための第２の端子５２とを含む。
【００４３】能動端子５０は第１のＰチャネルトランジ
スタ５５のゲート端子に、第２のＰチャネルトランジス
タ５６のゲート端子に、第３のＮチャネルトランジスタ
５７のゲート端子に、第４のＮチャネルトランジスタ５
８のゲート端子に、さらに第５のＮチャネルトランジス
タ５９のゲート端子に電気的に接続される。トランジス
タ５５ないし５９は出力端子５３を電気的に絶縁し得る
。
【００４４】第１の入力端子５１は第６のＮチャネルト
ランジスタ６０のゲート端子におよび第４のトランジス
タ５８のソース端子に接続される。第５のトランジスタ
５９のドレイン端子は第７のＰチャネルトランジスタ６
１のドレイン端子に接続される。第７のトランジスタ６
１はソース端子が電力源５４に接続され、ゲート端子が
第４のトランジスタ５８のドレイン端子および第２のト
ランジスタ５６のドレイン端子により構成されるノード
に接続される。第２のトランジスタ５６のソース端子は
電力源５４に接続される。
【００４５】第２の入力端子５２は第８のＮチャネルト
ランジスタ６２のゲート端子におよび第３のトランジス
タ５７のソース端子に接続される。第８のトランジスタ
６２はソース端子が接地に接続され、ドレイン端子が第
６のトランジスタ６０のソース端子に接続される。
【００４６】第３のトランジスタ５７はドレイン端子が
第１のトランジスタ５５のドレイン端子および第９のＰ
チャネルトランジスタ６３のゲート端子により構成され
るノードに接続される。第１のトランジスタ５５はソー
ス端子が電力源５４に接続され、かつ第９のトランジス
タ６３はソース端子が電力源５４にまた接続される。
【００４７】出力端子５３は第７のトランジスタ６１の
ドレイン端子、第５のトランジスタ５９のドレイン端子
および第９のトランジスタ６３のドレイン端子により構
成されるノードに接続される。
【００４８】トライステートＮＡＮＤゲートの動作は表
３により完全に記述され、使用される記号は前に記述さ
れた意味を有する。
【００４９】要約すると、能動端子５０はローの論理値
（ＯＦＦ）を有するとき、端子５３は高インピーダンス
を有し、かつ電気的に絶縁される。能動端子５０がハイ
の論理値（ＯＮ）を有するとき、出力端子５３は、第１
および第２の入力端子５１および５２上にそれぞれ入力
信号の論理積に相補的である論理値を有する。
【００５０】図１１を参照して、トライステートＮＯＲ
論理ゲート構造は能動信号のための端子７１と、第１の
入力信号のための第１の端子７０と、第２の入力信号の
ための第２の端子７２とを含む。
【００５１】能動端子７１は第１のＰチャネルトランジ
スタ７５のゲート端子に、第２のＰチャネルトランジス
タ７６のゲート端子に、第３のＮチャネルトランジスタ
７７のゲート端子に、第４のＮチャネルトランジスタ７
８のゲート端子におよび第５のＮチャネルトランジスタ
７９のゲート端子に接続される。トランジスタ７５ない
し７９は出力端子７３を電気的に絶縁し得る。
【００５２】第１のトランジスタ７５はソース端子が電
力源７４に接続され、ドレイン端子が第３のトランジス
タ７７のドレイン端子に接続され、後者はソース端子が
第２の入力端子７２に接続される。
【００５３】前記第２の入力端子７２は第６のＮチャネ
ルトランジスタ８０のゲート端子に接続される。前記第
６のトランジスタ８０はソース端子が接地に接続され、
ドレイン端子が第４のトランジスタ７８のソース端子に
接続され、後者はドレイン端子が第５のトランジスタ７
９のドレイン端子に接続される。
【００５４】第３のトランジスタ７７はドレイン端子が
第７のトランジスタ８１のゲート端子に接続される。前
記第７のトランジスタはドレイン端子が第５のトランジ
スタ７９のドレイン端子に接続され、かつソース端子が
第８のＰチャネルトランジスタ８２のドレイン端子に接
続され、前記第８のトランジスタ８２はソース端子が電
力源７４に接続され、ドレイン端子が第２のトランジス
タ７６のドレイン端子に接続される。
【００５５】第１の入力端子７０は第９のＮチャネルト
ランジスタ８３のソース端子におよび第１０のトランジ
スタ８４のゲート端子に接続される。第９のトランジス
タ８３はゲート端子が能動端子７１に接続され、かつド
レイン端子が第２のトランジスタ７６のドレイン端子に
接続される。第１０のトランジスタ８４はドレイン端子
が第５のトランジスタ７９のソース端子に接続され、か
つソース端子が接地に接続される。出力端子７３は第７
のトランジスタ８１のドレイン端子、第５のトランジス
タ７９のドレイン端子および第４のトランジスタ７８の
ドレイン端子により構成されるノードに接続される。
【００５６】トライステートＮＯＲゲートの動作は表４
により完全に記述され、使用される記号は通例のもので
ある。
【００５７】
【表１】
【００５８】
【表２】
【００５９】
【表３】
【００６０】
【表４】 要約すると、能動端子７１はローの論理値（ＯＦＦ）を
有するとき、端子７３は高インピーダンスを有する。代
わりに能動端子７１がハイの論理値（ＯＮ）を有すると
き、出力端子７３は入力端子７０および７２上の入力に
おける信号の論理和に関して相補的である論理値をとる
。
【００６１】相補的な技術において実行されるＮＯＲお
よびＮＡＮＤゲート構造は上記に記述されたゲートの明
らかな変形である。
【００６２】上記本文から明らかであるように、記述さ
れたゲートは意図とされるねらいおよび目的を達成する
。特に、能動信号を排除することにより導入された回路
の簡素化は明瞭である。
【００６３】入力信号への応答はさらにＰチャネルトラ
ンジスタの間の直列接続を減ずることにより加速される
。
【００６４】最終的に、このような構造はどのようなタ
イプの論理集積回路においても集積しやすい。
【００６５】実際に、寸法のみならず、用いられる材料
は要求に従ういずれのものでもよい。このように考え出
された発明は、さらには多くの修正および変形が可能で
あり、それらのすべては発明の概念の範囲内で存在する
。それらの詳細はさらには他の技術的に同等のものによ
って置換えられてもよい。
【図面の簡単な説明】
【図１】反転論理ゲートの概念図である。
【図２】反転論理ゲートの記号概略図である。
【図３】バスに対する反転ゲート出力接続の概略図であ
る。
【図４】トライステート反転論理ゲートの概念図である
。
【図５】トライステート反転論理ゲートの実行の概略図
である。
【図６】図５のゲートの寄生容量性負荷の概略図でる。
【図７】図５のゲートの寄生容量性負荷の概略図である
。
【図８】発明に従うトライステート反転出力論理ゲート
構造の実行の概略図である。
【図９】図８のゲートに相補的である技術でつくられる
トライステート反転論理ゲートの図である。
【図１０】トライステートＮＡＮＤ論理ゲートの実行の
概略図である。
【図１１】トライステートＮＯＲ論理ゲートの実行の概
略図である。
【符号の説明】
３０　　能動端子 ３１　　入力端子 ３２　　出力端子 ３３　　第１のトランジスタ ３４　　第２のトランジスタ ３５　　信号反転手段 ３６　　正電力源の端子 ３７　　信号反転手段 ３８　　信号スイッチ手段

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】　　能動信号を受取る能動端子（３０）と
    、信号スイッチ手段（３８）を介して出力端子（３２）
    を正電力源の端子（３６）にまたは負電力源の端子に接
    続し、入力信号を受取る入力端子（３１）とを含み、前
    記能動端子（３０）は信号反転手段（３５，３７）を介
    して第１のトランジスタ（３３）のゲート端子におよび
    第２のトランジスタのゲート端子に電気的に接続可能で
    あり、前記出力端子は前記第１のトランジスタおよび第
    ２のトランジスタ（３４）のドレイン端子に電気的に接
    続され、前記第１のトランジスタ（３３）および第２の
    トランジスタ（３４）は前記入力端子（３１）から前記
    出力端子（３２）を電気的に絶縁するのに適しているこ
    とを特徴とする、特にＣＭＯＳ集積回路のためのトライ
    ステート出力ゲート構造。
  2. 【請求項２】　　前記第１のトランジスタはＰチャネル
    トランジスタであり、かつ前記第２のトランジスタはＮ
    チャネルトランジスタである、請求項１に記載のゲート
    構造。
  3. 【請求項３】　　前記信号反転手段（３５，３７）は第
    ３のＰチャネルトランジスタ（３５）を含み、そのゲー
    ト端子は前記能動端子（３０）に電気的に接続可能であ
    り、前記第３のトランジスタ（３５）はソース端子が電
    源電圧に電気的に接続され、かつドレイン端子が前記第
    １のトランジスタ（３３）のゲート端子に電気的に接続
    される、請求項２に記載のゲート構造。
  4. 【請求項４】　　前記能動端子（３０）は第４のＮチャ
    ネルトランジスタ（３７）のゲート端子に電気的に接続
    され、前記第４のトランジスタ（３７）はドレイン端子
    が前記第３のトランジスタ（３５）のドレイン端子にお
    よび前記第１のトランジスタ（３３）のゲート端子に電
    気的に接続され、かつソース端子が前記入力端子（３１
    ）に電気的に接続され、前記第１のトランジスタ（３３
    ）はソース端子が前記電力源（３６）に電気的に接続さ
    れる、請求項３に記載のゲート構造。
  5. 【請求項５】　　前記入力端子（３１）は第５のＮチャ
    ネルトランジスタ（３８）のゲート端子に電気的に接続
    され、前記第５のトランジスタ（３８）はソース端子が
    接地に接続され、ドレイン端子が前記第２のトランジス
    タ（３４）のソース端子に電気的に接続され、前記信号
    スイッチ手段は前記第５のトランジスタを含む、請求項
    ４に記載のゲート構造。
  6. 【請求項６】　　前記第１のトランジスタはＮチャネル
    トランジスタでありかつ前記第２のトランジスタはＰチ
    ャネルトランジスタである、請求項１に記載のゲート構
    造。
  7. 【請求項７】　　能動信号を発生する能動端子（７１）
    と、第１の入力信号のための第１の入力端子（７０）と
    、第２の入力信号のための第２の入力端子（７２）と、
    出力端子（７３）とを含み、前記能動端子（７１）は第
    １のＰチャネルトランジスタ（７５）のゲート端子に、
    第２のＰチャネルトランジスタ（７６）のゲート端子に
    、第３のＮチャネルトランジスタ（７７）のゲート端子
    に、第４のＮチャネルトランジスタ（７８）のゲート端
    子に、さらに第５のＮチャネルトランジスタ（７９）の
    ゲート端子に電気的に接続され、前記トランジスタは前
    記出力端子（７３）を電気的に絶縁するのに適している
    、特にＣＭＯＳ集積回路のためのトライステートＮＯＲ
    論理ゲート構造。
  8. 【請求項８】　　前記第１のトランジスタ（７５）はソ
    ース端子が電力源（７４）に電気的に接続され、かつド
    レイン端子が前記第３のトランジスタ（７７）のドレイ
    ン端子に電気的に接続され、前記第３のトランジスタ（
    ７７）はソース端子が前記第２の入力端子（７２）に電
    気的に接続される、請求項７に記載のＮＯＲ論理ゲート
    構造。
  9. 【請求項９】　　前記第２の入力端子（７２）は第６の
    Ｎチャネルトランジスタ（８０）のゲート端子に電気的
    に接続され、前記第６のトランジスタ（８０）はソース
    端子が接地に接続され、ドレイン端子が前記第４のトラ
    ンジスタ（７８）のソース端子に電気的に接続され、前
    記第４のトランジスタ（７８）はドレイン端子が前記第
    ５のトランジスタ（７９）のドレイン端子に電気的に接
    続される、請求項８に記載のＮＯＲ論理ゲート構造。
  10. 【請求項１０】　　前記第３のトランジスタ（７７）は
    ドレイン端子が第７のトランジスタ（８１）のゲート端
    子に電気的に接続され、前記第７のトランジスタ（８１
    ）はドレイン端子が前記第５のトランジスタ（７９）の
    ドレイン端子に電気的に接続され、かつソース端子が第
    ８のＰチャネルトランジスタ（８２）のドレイン端子に
    電気的に接続され、前記第８のトランジスタ（８２）は
    ソース端子が電力源（７４）に電気的に接続され、かつ
    ゲート端子が前記第２のトランジスタ（７６）のドレイ
    ン端子に電気的に接続される、請求項９に記載のＮＯＲ
    論理ゲート構造。
  11. 【請求項１１】　　前記第１の入力信号（７０）は第９
    のＮチャネルトランジスタ（８３）のソース端子におよ
    び第１０のＮチャネルトランジスタ（８４）のゲート端
    子に電気的に接続され、前記第９のトランジスタ（８３
    ）はゲート端子が前記能動端子（７１）に電気的に接続
    され、かつドレイン端子が前記第２のトランジスタ（７
    ６）のドレイン端子に電気的に接続され、前記第１０の
    トランジスタ（８４）はドレイン端子が前記第５のトラ
    ンジスタ（７９）のソース端子に電気的に接続され、か
    つソース端子が接地に接続される、請求項１０に記載の
    ＮＯＲ論理ゲート構造。
  12. 【請求項１２】　　前記出力端子（７３）は、前記第７
    のトランジスタ（８１）のドレイン端子、前記第５のト
    ランジスタ（７９）のドレイン端子、さらに前記第４の
    トランジスタ（７８）のドレイン端子によって構成され
    るノードに電気的に接続される、請求項１１に記載のＮ
    ＯＲ論理ゲート構造。
  13. 【請求項１３】　　能動信号のための能動端子（５０）
    、第１の入力信号のための第１の入力端子（５１）、第
    ２の入力信号のための第２の入力端子（５２）、さらに
    出力端子（５３）を含み、前記能動端子（５０）は第１
    のＰチャネルトランジスタ（５５）のゲート端子に、第
    ２のＰチャネルトランジスタ（５６）のゲート端子に、
    第３のＮチャネルトランジスタ（５７）のゲート端子に
    、第４のＮチャネルトランジスタ（５８）のゲート端子
    に、さらに第５のＮチャネルトランジスタ（５９）のゲ
    ート端子に電気的に接続され、前記トランジスタは前記
    出力端子（５３）を電気的に絶縁するのに適している、
    特にＣＭＯＳ集積回路のためのトライステートＮＡＮＤ
    論理ゲート構造。
  14. 【請求項１４】　　前記第１の入力端子（５１）は第６
    のＮチャネルトランジスタ（６０）のゲート端子におよ
    び前記第４のトランジスタ（５８）のソース端子に電気
    的に接続され、前記第６のトランジスタ（６０）はドレ
    イン端子が前記第５のトランジスタ（５９）のソース端
    子に電気的に接続され、前記第５のトランジスタ（５９
    ）はドレイン端子が第７のＰチャネルトランジスタ（６
    １）のドレイン端子に電気的に接続され、前記第７のト
    ランジスタ（６１）はソース端子が電力源（５４）に電
    気的に接続され、かつゲート端子が前記第４のトランジ
    スタ（５８）のドレイン端子におよび前記第２のトラン
    ジスタ（５６）のドレイン端子に電気的に接続され、前
    記第２のトランジスタ（５６）はソース端子が電力源（
    ５４）に電気的に接続される、請求項１３に記載のＮＡ
    ＮＤ論理ゲート構造。
  15. 【請求項１５】　　前記第２の入力端子（５２）は第８
    のＮチャネルトランジスタ（６２）のゲート端子におよ
    び前記第３のトランジスタ（５７）のソース端子に電気
    的に接続され、前記第８のトランジスタ（６２）はソー
    ス端子が接地に接続され、かつドレイン端子が前記第６
    のトランジスタ（６０）のソース端子に電気的に接続さ
    れ、前記第３のトランジスタ（５７）はドレイン端子が
    前記第１のトランジスタ（５５）のドレイン端子におよ
    び第９のＰチャネルトランジスタ（６３）のゲート端子
    に電気的に接続され、前記第１のトランジスタ（５５）
    はソース端子が電力源（５４）に電気的に接続され、前
    記第９のトランジスタ（６３）はソース端子が電力源（
    ５４）に電気的に接続される、請求項１４に記載のＮＡ
    ＮＤ論理ゲート構造。
  16. 【請求項１６】　　前記出力端子（５３）は、前記第７
    のトランジスタ（６１）のドレイン端子、前記第５のト
    ランジスタ（５９）のドレイン端子、さらに前記第９の
    トランジスタ（６３）のドレイン端子によって構成され
    るノードに電気的に接続される、請求項１５に記載のＮ
    ＡＮＤ論理ゲート構造。
JP3150650A 1990-06-22 1991-06-21 特にｃｍｏｓ集積回路のためのトライステート出力ゲート構造 Pending JPH04239218A (ja)

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