JPH04237211A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04237211A JPH04237211A JP3005478A JP547891A JPH04237211A JP H04237211 A JPH04237211 A JP H04237211A JP 3005478 A JP3005478 A JP 3005478A JP 547891 A JP547891 A JP 547891A JP H04237211 A JPH04237211 A JP H04237211A
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- JP
- Japan
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- output
- level
- output signals
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- semiconductor integrated
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000001514 detection method Methods 0.000 claims abstract description 16
- 239000000872 buffer Substances 0.000 claims abstract description 9
- 230000007423 decrease Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関し
、特に出力バッファの同時動作数に制限をもった半導体
集積回路に関する。
、特に出力バッファの同時動作数に制限をもった半導体
集積回路に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路では、半
導体集積回路の信号端子の一部を電源端子として使用す
ることにより、出力バッファの同時動作数の制限を少く
したり、図３に示すような回路を用いていた。
導体集積回路の信号端子の一部を電源端子として使用す
ることにより、出力バッファの同時動作数の制限を少く
したり、図３に示すような回路を用いていた。
【０００３】図３において、同時に動作すること思う出
力信号２１〜２４に予め異なった遅延値をもつ１〜３個
の遅延素子３０を挿入し、出力バッファ６の動作タイミ
ングをずらすことにより、同時動作数を減少させていた
。
力信号２１〜２４に予め異なった遅延値をもつ１〜３個
の遅延素子３０を挿入し、出力バッファ６の動作タイミ
ングをずらすことにより、同時動作数を減少させていた
。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路では、信号端子の一部を電源端子として使用す
る場合、信号端子数が減少するため、信号端子数に余裕
がない場合は不可能であった。また、単なる遅延素子の
挿入による方法では、どの出力信号が同時に変化するか
の判定が難かしく、また同一の出力でも回路内部のパス
の変化により遅延時間が変化するため、どの信号に遅延
素子を挿入すればよいかの判定が困難であり、信頼性が
低いという欠点があった。
集積回路では、信号端子の一部を電源端子として使用す
る場合、信号端子数が減少するため、信号端子数に余裕
がない場合は不可能であった。また、単なる遅延素子の
挿入による方法では、どの出力信号が同時に変化するか
の判定が難かしく、また同一の出力でも回路内部のパス
の変化により遅延時間が変化するため、どの信号に遅延
素子を挿入すればよいかの判定が困難であり、信頼性が
低いという欠点があった。
【０００５】本発明の目的は、このような欠点を除き、
同時に動作する出力信号数を減少できるようにした半導
体集積回路を提供することにある
同時に動作する出力信号数を減少できるようにした半導
体集積回路を提供することにある
【課題を解決するための手段】本発明の構成は、複数個
の出力バッファから出力される出力信号のうち同時に変
化する出力数が制限されるようにした半導体集積回路に
おいて、前記各出力信号のレベル変化を検知する複数の
レベル検出回路と、これらレベル検出回路出力信号の同
時レベル変化本数を算出する出力信号変化数加算器と、
この変化数加算器の出力によりそれぞれ切換えられ、前
記同時出力信号の動作本数を同時動作制限本数以内に抑
える遅延時間切換回路とを備えているとを特徴とする。
の出力バッファから出力される出力信号のうち同時に変
化する出力数が制限されるようにした半導体集積回路に
おいて、前記各出力信号のレベル変化を検知する複数の
レベル検出回路と、これらレベル検出回路出力信号の同
時レベル変化本数を算出する出力信号変化数加算器と、
この変化数加算器の出力によりそれぞれ切換えられ、前
記同時出力信号の動作本数を同時動作制限本数以内に抑
える遅延時間切換回路とを備えているとを特徴とする。
【０００６】
【実施例】図１は本発明の一実施例のブロック図、図２
（ａ）〜（ｃ）は図１の遅延時間切換回路３〜５の内部
回路図である。
（ａ）〜（ｃ）は図１の遅延時間切換回路３〜５の内部
回路図である。
【０００７】図において、１は出力信号レベル変化検知
回路（以下レベル検知回路という）、２は出力信号変化
数加算器（以下変化数加算器という）、３〜５は出力信
号遅延時間切換回路（以下遅延時間切換回路という）で
ある。
回路（以下レベル検知回路という）、２は出力信号変化
数加算器（以下変化数加算器という）、３〜５は出力信
号遅延時間切換回路（以下遅延時間切換回路という）で
ある。
【０００８】レベル検知回路１は、半導体集積回路から
の各出力信号７〜９を受け、出力信号７〜９がこれら‘
Ｈ’から‘Ｌ’あるいは‘Ｌ’から‘Ｈ’と変化した場
合に‘Ｈ’を出力する。次に、変化数加算器２で各レベ
ル検知回路１からの‘Ｈ’出力する。次に、変化数加算
器２で各レベル検知回路１からの‘Ｈ’出力を加算し、
その出力信号の数が予め、同時動作制限数を越えないよ
うに設定された値を越えた場合に‘Ｌ’を出力する。
の各出力信号７〜９を受け、出力信号７〜９がこれら‘
Ｈ’から‘Ｌ’あるいは‘Ｌ’から‘Ｈ’と変化した場
合に‘Ｈ’を出力する。次に、変化数加算器２で各レベ
ル検知回路１からの‘Ｈ’出力する。次に、変化数加算
器２で各レベル検知回路１からの‘Ｈ’出力を加算し、
その出力信号の数が予め、同時動作制限数を越えないよ
うに設定された値を越えた場合に‘Ｌ’を出力する。
【０００９】遅延時間切換回路３〜５は、図２（ａ）〜
（ｃ）に示すように、出力信号７〜９とこの出力信号７
〜９を１〜３個の遅延素子３０で遅延させた遅延信号１
４〜１６とを、選択信号Ｓ１，Ｓ２の論理和をとったＯ
Ｒ回路３１の出力により切換えるセレクタ３２から構成
される。すなわち、セレクタ３２の切換信号１７〜１９
としては、レベル検知回路１の出力１０〜１２と変化数
加算器２の出力１３との論理和をＯＲ回路３１によりと
ったものが入力される。
（ｃ）に示すように、出力信号７〜９とこの出力信号７
〜９を１〜３個の遅延素子３０で遅延させた遅延信号１
４〜１６とを、選択信号Ｓ１，Ｓ２の論理和をとったＯ
Ｒ回路３１の出力により切換えるセレクタ３２から構成
される。すなわち、セレクタ３２の切換信号１７〜１９
としては、レベル検知回路１の出力１０〜１２と変化数
加算器２の出力１３との論理和をＯＲ回路３１によりと
ったものが入力される。
【００１０】セレクタ３２の切換信号１７〜１９はレベ
ル検知回路１の出力１０〜１２が‘Ｌ’（この出力信号
は変化していない）、変化数加算器２の出力１３が‘Ｌ
’（出力信号の同時動作数制限を越える可能性が大）の
ときに、‘Ｌ’となったセレクタ３２は遅延素子３０の
挿入されたデータ１４〜１６を選択し、出力信号が出力
バッファ６に到達するまでの時間が遅くなる。
ル検知回路１の出力１０〜１２が‘Ｌ’（この出力信号
は変化していない）、変化数加算器２の出力１３が‘Ｌ
’（出力信号の同時動作数制限を越える可能性が大）の
ときに、‘Ｌ’となったセレクタ３２は遅延素子３０の
挿入されたデータ１４〜１６を選択し、出力信号が出力
バッファ６に到達するまでの時間が遅くなる。
【００１１】つまり、ある出力信号が変化したとき、予
め同時動作制限数を越えないように設定された変化数加
算器２の上限値に達したとすると、変化数加算器２は遅
延時間切換信号１３を出力し、出力バッファ６に信号変
化が到達していない出力信号について、遅延素子３０を
挿入し、出力端子に到達する時間を遅らせることにより
、出力信号の同時動作数を減少させることができる。
め同時動作制限数を越えないように設定された変化数加
算器２の上限値に達したとすると、変化数加算器２は遅
延時間切換信号１３を出力し、出力バッファ６に信号変
化が到達していない出力信号について、遅延素子３０を
挿入し、出力端子に到達する時間を遅らせることにより
、出力信号の同時動作数を減少させることができる。
【００１２】
【発明の効果】以上説明したように本発明は、出力信号
の同時動作数に制限をもつ半導体集積回路において、こ
の回路に電源端子を追加することなく出力端子の同時動
作数を減少できるという効果がある。
の同時動作数に制限をもつ半導体集積回路において、こ
の回路に電源端子を追加することなく出力端子の同時動
作数を減少できるという効果がある。
【図１】本発明の一実施例のブロック図
【図２】（ａ）
，（ｂ），（ｃ）は図１の切換回路３〜５の内部構成を
示すブロック図
，（ｂ），（ｃ）は図１の切換回路３〜５の内部構成を
示すブロック図
【図３】従来例の半導体集積回路を示すブロック図
１ レベル変化検知回路
２ 変化数加算器
３，４，５ 遅延時間切換回路
６ 出力バッファ
７〜９，２１〜２４ 出力信号
１０〜１２ レベル変化検知回路出力信号１３
加算検知回路出力信号 １４〜１６ 遅延素子出力信号 １７〜１９ セレクト信号 ２０ 集積回路 ３０ 遅延素子 ３１ ＯＲ回路 ３２ セレクタ
加算検知回路出力信号 １４〜１６ 遅延素子出力信号 １７〜１９ セレクト信号 ２０ 集積回路 ３０ 遅延素子 ３１ ＯＲ回路 ３２ セレクタ
Claims (1)
- 【請求項１】 複数個の出力バッファから出力される
出力信号のうち同時に変化する出力数が制限されるよう
にした半導体集積回路において、前記各出力信号のレベ
ル変化を検知する複数のレベル検出回路と、これらレベ
ル検出回路出力信号の同時レベル変化本数を算出する出
力信号変化数加算器と、この変化数加算器の出力により
それぞれ切換えられ、前記同時出力信号の動作本数を同
時動作制限本数以内に抑える遅延時間切換回路とを備え
ているとを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005478A JPH04237211A (ja) | 1991-01-22 | 1991-01-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005478A JPH04237211A (ja) | 1991-01-22 | 1991-01-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04237211A true JPH04237211A (ja) | 1992-08-25 |
Family
ID=11612359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3005478A Pending JPH04237211A (ja) | 1991-01-22 | 1991-01-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04237211A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995015419A1 (fr) * | 1993-11-30 | 1995-06-08 | Concrete Coring Company | Dispositif de forage du sol et procede pour realiser une paroi souterraine a l'aide de celui-ci |
-
1991
- 1991-01-22 JP JP3005478A patent/JPH04237211A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995015419A1 (fr) * | 1993-11-30 | 1995-06-08 | Concrete Coring Company | Dispositif de forage du sol et procede pour realiser une paroi souterraine a l'aide de celui-ci |
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