JPH04237148A - 静電チャック - Google Patents

静電チャック

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JPH04237148A
JPH04237148A JP3005413A JP541391A JPH04237148A JP H04237148 A JPH04237148 A JP H04237148A JP 3005413 A JP3005413 A JP 3005413A JP 541391 A JP541391 A JP 541391A JP H04237148 A JPH04237148 A JP H04237148A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、静電力を利用してワー
クを吸着保持する静電チャック、特に半導体ウェーハプ
ロセス工程に用いるプラズマCVD装置,プラズマエッ
チング装置などにのチャッキング治具として好適な静電
チャックの構成に関する。
【0002】
【従来の技術】昨今では、プラズマCVD装置,プラズ
マエッチング装置などを対象とした半導体ウェーハプロ
セス処理装置のウェーハチャッキング治具として、静電
チャックが多用されている。
【0003】この静電チャックは、周知のようにセラミ
ックなどの絶縁体で作られたチャック基板に対してその
チャック面側に接近して正,負一対の分割電極を備え、
この電極間への電圧印加により発生する静電力(クーロ
ン力)を利用して半導体ウェーハなどのワークを吸着保
持するものである。
【0004】次に、従来より実施されている静電チャッ
クの構造を図2,図3に示す。図において、1はセラミ
ックを素材として作られた円板状のチャック基板、2,
3はチャック基板1のチャック面側に接近して基板の層
内に埋設した正,負一対の分割電極、4は各電極から外
部に引出した給電端子であり、5がチャック面に吸着保
持された半導体ウェーハ(円板状のワーク)を示す。こ
こで、各分割電極2,3は半円形をなした薄膜電極であ
り、間隔を隔てて左右に並置形成されている。なお、か
かる静電チャックは、まずセラミックを素材として円板
状のチャック基板1を成形加工し、その一方の表面に分
割電極2,3を印刷法などによりパターン形成した後、
その上を薄いセラミック層で覆って全体を焼成して作ら
れる。
【0005】かかる静電チャックの動作は周知であり、
分割電極2と3との間に直流高電圧を印加した状態でウ
ェーハ5をチャック面に近づけると、分割電極2、3と
ウェーハ5との間に働く静電力でウェーハが静電チャッ
クのチャック面に吸着保持される。
【0006】
【発明が解決しようとする課題】ところで、前記した従
来の静電チャックをプラズマCVD装置などのプロセス
処理装置に組み込んで半導体ウェーハのプロセス処理を
行うと、次記のような不具合の生じることが認められて
いる。
【0007】(1)ウェーハの周縁部分,静電チャック
の各分割電極に対面する左右の面域で均質な加工(成膜
)性能が得られず、製品の歩留りの低下を招く。
【0008】(2)特にプラズマCVD装置では、ウェ
ーハで覆われずにプラズマに露出しているチャック基板
の外周面域に成膜,堆積した薄膜の剥離,飛散によって
ウェーハの表面にパーティクル汚損が生じる他、パーテ
ィクル汚損防止法として装置の室内にエッチングガスを
導入てドライクリーニングを行う場合に長い時間がかか
り、装置の生産性を低下させる。
【0009】(3)さらに、電極への電圧印加を停止し
た後でも残留電荷による静電吸着力が残るため、この残
留吸着液の減少速度が遅いと処理後のロスタイムが増し
てウェーハ受け渡し工程のスループット性が低下する。
【0010】一方、前記した加工性能が不均一となる要
因について本発明者が究明したところによれば、その原
因の一つとして、処理装置の室内に生成したプラズマと
静電チャックに吸着保持されたウェーハとの間に発生す
るバイアス電圧が影響し、正,負の分割電極とウェーハ
との間に働く静電吸着力の分布にばらつきが生じること
が挙げられる。このことを図4で説明すると、図示のよ
うに静電チャックのチャック面に半導体ウェーハ5を吸
着保持してプラズ処理を行っている状態では、プラズマ
中の電子とイオンの移動度の差でプラズマとウェーハと
の間にバイアス電圧が発生し、プラズマからの電子とイ
オンの入射量が等しくなるようにウェーハの表面が電子
過剰の状態が維持される。ここで、前記の電子によって
静電チャックの電極2,3に誘起される正電荷とウェー
ハとの間の電束密度をDB , 静電チャックの電源電
圧により発生する電束密度をDVとすると、図示した静
電チャックの左半分の領域では電束密度がDB +DV
 に増加し、右半分の領域では電束密度がDB −DV
 に減少する。ここで、ウェーハ5に働く静電吸着力は
電束密度の二乗に比例することから、結果として図示の
左半分領域での吸着力は大きくなりのに対し、右半分領
域では逆に吸着力が小さくなる。しかも、発明者が実験
から得た知見によれば、前記した吸着力は静電チャック
とチャック面に吸着保持されたウェーハとの間の熱伝達
率に大きく影響を及ぼすことが認められており、吸着力
が低いと熱伝達率も低下する。このために、図示のウェ
ーハ吸着状態でプラズマ処理を行うと、ウェーハ5の左
右領域で温度分布に差が生じ、これが基でプロセス処理
性の面で加工性能に均質性を欠くようになる。すなわち
、プラズマCVD処理を行うと、ウェーハ5の左右領域
で膜成長速度に差が生じてしまう。
【0011】また、加工性能に均質性を欠く他の原因と
して、本発明者が究明したところによれば、ウェーハ周
縁部分におけるプラズマ密度の不均一性,および荷電粒
子の加速方向とウェーハ面との非垂直性が挙げられる。 図5は図4と同様に静電チャックにウェーハ5を吸着し
てプラズマ処理を行っている状態でのウェーハ周域のプ
ラズマ状態を示すものあり、ウェーハ5の周域にイオン
シース(点線で表した領域)が存在している。すなわち
、プラズマはプラズマを閉じ込めている空間内の固体壁
に対し、固体壁が導体,絶縁物、接地,浮遊であること
を問わず、プラズマとの境界にイオンシースを形成して
安定化を図ろうとする性質を持つ。なお、イオンシース
領域の厚さはプラズマの密度,圧力,バイアス電圧の大
きさに依存して決定される。ところで、図示のようにウ
ェーハと静電チャックの半径が殆ど同一であると、特に
ウェーハ5の周縁部分ではプラズマ密度が不均一となり
、かつ荷電粒子の加速方向もウェーハ面に対して垂直と
ならず、このことがウェーハの加工性を不均質にする。
【0012】本発明は上記の点にかんがみなされたもの
であり、静電チャックの電極形状,寸法とワークの寸法
との関係を最適化することにより、加工性能の均一性と
パーティクル汚損防止のためのドライクリーニング時間
の短縮が図れるようにした、特にプラズマCVD装置な
どの半導体ウェーハプロセス処理装置のウェーハチャッ
キング治具として好適な静電チャックを提供することを
目的とする。
【0013】
【課題を解決するための手段】上記課題を解決するため
に、本発明の静電チャックは次記のように構成するもの
とする。
【0014】セラミックを素材とする円板状基板のチャ
ック面側の面域に正,負一対の薄膜電極をパターン形成
し、さらに電極を薄いセラミック層で被覆してなる静電
チャックに対し、前記各電極のパターン形状を外周縁が
円弧状であるくし形となし、かつ双方の電極の帯状くし
歯を互い違いに入り組ませて形成する。
【0015】また、前記の構成を基本として、(1)セ
ラミックの固有電気抵抗を109 〜1012Ωcmに
制御する。 (2)電極を覆うセラミック被覆層の厚さを0.15〜
0.6mm とする。(3)電極のくし歯の帯幅をワー
クの厚さの10〜20倍とする。(4)電極の外周縁ま
での半径をワークの半径よりも大, チャック基板の半
径よりも小となすとともに、ワークとの半径差がセラミ
ック被覆層とワークの厚さとの和の10倍以上で、かつ
チャック基板との半径差がセラミック被覆層の厚さの1
0倍以下となるよう選定する。
【0016】
【作用】前記構成で、各電極のパターン形状をくし形と
なし、かつ双方の電極の帯状くし歯を互い違いに入り組
ませて形成することにより、プラズマ中でワークを静電
チャックに吸着保持した状態でも静電吸着力の分布がワ
ークの全面域で見ればほぼ平均化され、ワークと静電チ
ャックとの間で局部的に極端な熱伝達率の低下が発生す
ることが回避される。また、電極の半径をイオンシース
の厚さが無視できる程度にワークの外周側へ広げること
により、ワークの全域でプラズマ密度の均一性,荷電粒
子の加速方向の垂直性,および荷電粒子エネルギーの均
一性が得られ、これらによりプラズマCVD処理での加
工(成膜)性が均質となる。さらに、電極の半径に対し
てチャック基板の外径を適正に拡大することで、スパッ
タレートに係わる荷電粒子エネルギーの低下が避けられ
、これにより静電チャックのドライエッチングによるク
リーニング作業時間が短くて済む。
【0017】
【実施例】図1の(a),(b)は本発明実施例の構成
を示すものであり、図4,図5に対応する同一部材には
同じ符号が付してある。すなわち、セラミック素材で作
られた静電チャックの円板状基板1を構造担体として、
その表面には(+), (−) 側の分割電極2,3が
パターン形成され、かつこの電極2,3を覆って基板1
のチャック面側に薄いセラミックス被覆層1aが積層さ
れており、さらに各分割電極2,3からは給電端子4が
基板1の背後側に引出してある。ここで、各電極2,3
のパターン形状は、図示のように外周縁が円弧状である
くし形であり、かつ電極2と3の帯状くし歯2a,3a
が互い違いに入り組んで並ぶように形成されている。ま
た、6は静電チャックを図示されてない基台に取付ける
ための埋め込み金具である。なお、静電チャックの使用
に際しては、各電極2,3から引出した給電端子4より
直流高電圧と高周波電圧を重畳して印加する。
【0018】また、前記の構成において、ウェーハ5の
半径をR1、電極2,3の外周縁までの半径をR2(但
しR2>R1) 、基板1の半径をR3 (但しR3>
R2) 、電極くし歯2a,3aの帯幅をA、電極2,
3とウェーハ5と間の半径差 (R2−R1) をB、
電極2,3と基板1の半径差(R3−R2) をC、ウ
ェーハ5の厚さをD1、セラミック被覆層1aの厚さを
D2、基板1の素材であるセラミックの固有電気抵抗(
体積抵抗率)をρとして、前記した諸元のうち、Aはウ
ェーハの厚さD1の10〜20倍、Bはウェーハの厚さ
とセラミック被覆層との厚さの和(D1+D2) の1
0倍以上、Cはセラミック被覆層の厚さD2の10倍以
下、D2は0.15〜0.6m程度、ρは109 〜1
012Ωcm程度に選定されている。
【0019】なお、前記した静電チャックの諸元を決定
する過程で発明者の行った各種実験から、次記のことが
確認されている。すなわち、ウェーハ5を吸着保持した
状態での静電チャックの静電吸着力は、先述したように
ウェーハ5と各電極2,3との間の電束密度で決定され
るが、このこの空間に静電チャックへの電圧印加停止後
に電荷が残存していると、この電荷量の二乗に比例した
静電吸着力がウェーハ5に加わる。しかも前記の電荷の
濃度は電極2,3を覆うセラミック被覆層1aの中を流
れる電流によって決定される。かかる点、直流高電圧の
印加停止後の残留電荷による吸着力の減少速度を実用的
値とするに必要なセラミックの固有電気抵抗ρは109
 〜1012Ωcm程度であることが判った。
【0020】また、くし形電極2,3のくし歯2a,3
aの帯幅Aの最適値を模索するに当たって、前記帯幅A
をウェーハ5(シリコンウェーハ)の厚さD1の20倍
以上とし、かつ電極2と3の間の絶縁距離を2〜3mm
としたところ、負側電極3と対面するウェーハ5の表面
の膜成長速度の低下が見られた。また、帯幅Aをウェー
ハ5の厚さD1の5倍程度とした場合には、電極面積の
減少から大幅な吸着力の低下が見られた。かかる点、電
極くし歯の帯幅Aをウェーハの厚さD1の10〜20倍
とすることで、実用的な吸着力と膜成長速度の均一性の
得られることが判った。
【0021】また、くし形電極2,3の半径の最適値を
模索するに当たって、ウェーハ5の外側となる部分を種
々の内径を持ったドーナツ状のアルミ製薄膜板で覆って
成膜実験を行ったところ、内径が大きくなるにしたがっ
てウェーハ5の中央部分と外周部分との膜成長速度の差
の減少が見られた。そして、実用的な成膜の均一性を得
るには、電極2,3の半径R2とウェーハ5の半径R1
との差Bを、ウェーハ5の厚さとセラミック被覆層との
厚さの和(D1+D2) の10倍以上に大きくする必
要があることが判った。この場合には、静電チャックの
プラズマ中に露出した部分にもウェーハ5の表面とほぼ
同様に成膜されるが、この成膜部分に対してNF3 ガ
スを用いてプラズマエッチングを試みたところ、高周波
電圧の有無によってエッチング速度が大幅に異なり、高
周波電圧の無い場合はドーナツ状の堆積膜が数百Å/分
程度の速度で一様にエッチングされ、高周波電圧を重畳
した場合は電極2,3より外周側の基板領域でセラミッ
ク被覆層1aの厚さD2の10倍程度のところまでが2
000Å/分以上の速い速度でエッチングが進み、それ
より外周側の部分は高周波電圧の無い場合と同等速度ま
で急激なエッチング速度の低下が見られた。
【0022】
【発明の効果】本発明による静電チャックは、以上説明
したように構成されているので、プラズマCVD装置な
どのウェーハチャッキング治具に適用して半導体ウェー
ハのプロセス処理を行った場合でも、プラズマによる影
響力を抑えてウェーハ全面域で均質な薄膜が形成できる
優れた加工性能が得られる。また、ウェーハのパーティ
クル汚損防止のために成膜処理後に行う静電チャックの
ドライクリーニング処理時間が従来構造とと比べて1/
4以下に短縮でき、さらに静電チャックへの電圧印加停
止後の残留吸着力の減少速度を早められるなど、半導体
ウェーハのプロセス処理装置での製品歩留り,並びに生
産性向上化に大きく寄与する実用的効果が得られる。
【図面の簡単な説明】
【図1】本発明実施例の構成を表す図であり、(a)は
静電チャックの平面図、(b)は(a)の平面図
【図2
】従来実施されている静電チャックの平面図
【図3】図
2の断面図
【図4】静電チャックによるプラズマの静電吸着力に及
ぼす作用の説明図
【図5】静電チャックによるウェーハ周辺部のプラズマ
状態を表す図。
【符号の説明】
1    セラミック基板 1a  セラミック被覆層 2    電極 (正極側)  2a  電極のくし歯 3    電極 (負極側)  3a  電極のくし歯 5    ウェーハ(ワーク) R1    ウェーハの半径 R2    電極の半径 R3    基板の半径 A    電極のくし歯の帯幅 B    電極とウェーハとの半径差 C    電極と基板との半径差 D1    ウェーハの厚さ D2    セラミック被覆層の厚さ

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】静電力を利用して半導体ウェーハなどのワ
    ークを吸着保持する静電チャックであり、セラミックを
    素材とする円板状の基板に対してそのチャック面側の面
    域に正, 負一対の薄膜電極をパターン形成し、さらに
    電極を薄いセラミック層で被覆してなる静電チャックに
    おいて、前記各電極のパターン形状を外周縁が円弧状で
    あるくし形となし、かつ双方の電極の帯状くし歯を互い
    違いに入り組ませて形成したことを特徴とする静電チャ
    ック。
  2. 【請求項2】請求項1に記載の静電チャックにおいて、
    セラミックの固有電気抵抗が109 〜1012Ωcm
    であることを特徴とする静電チャック。
  3. 【請求項3】請求項1に記載の静電チャックにおいて、
    電極を覆うセラミック被覆層の厚さが0.15〜0.6
    mm であることを特徴とする静電チャック。
  4. 【請求項4】請求項1に記載の静電チャックにおいて、
    電極のくし歯の帯幅がワークの厚さの10〜20倍であ
    ることを特徴とする静電チャック。
  5. 【請求項5】請求項1に記載の静電チャックにおいて、
    電極の外周縁までの半径をワークの半径よりも大, チ
    ャック基板の半径よりも小となすとともに、ワークとの
    半径差がセラミック被覆層とワークの厚さとの和の10
    倍以上で、かつチャック基板との半径差がセラミック被
    覆層の厚さの10倍以下となるよう選定したことを特徴
    とする静電チャック。
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