JPH0423054A - キャッシュメモリ装置 - Google Patents
キャッシュメモリ装置Info
- Publication number
- JPH0423054A JPH0423054A JP2127717A JP12771790A JPH0423054A JP H0423054 A JPH0423054 A JP H0423054A JP 2127717 A JP2127717 A JP 2127717A JP 12771790 A JP12771790 A JP 12771790A JP H0423054 A JPH0423054 A JP H0423054A
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- Japan
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- hit
- address
- shadow
- counter circuit
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、計算機、データ処理装置等に設けられるキ
ャッシュメモリ装置に関するものである。
ャッシュメモリ装置に関するものである。
（従来の技術）
第２図は従来のスヌープ機能を有した２ウエイ・セット
・アソシアティブ方式のキャッシュメモリ装置の要部を
示す構成図である。図におい°乙１．２はそれぞれキャ
ッシュメモリの“０″と“１パのアドレスタグ部（ＡＡ
Ｏ，ＡＡＩ）、３．４はそれぞれキャッシュメモリの“
０”と“１ ”のシャドウアドレスタグ部（ＳＡＡＯ。
・アソシアティブ方式のキャッシュメモリ装置の要部を
示す構成図である。図におい°乙１．２はそれぞれキャ
ッシュメモリの“０″と“１パのアドレスタグ部（ＡＡ
Ｏ，ＡＡＩ）、３．４はそれぞれキャッシュメモリの“
０”と“１ ”のシャドウアドレスタグ部（ＳＡＡＯ。
ＳＡＡ １ ）で、タグ部１と３及びタグ部２と４の内
容は各々同一となっている。５はアドレスタグ部１．２
からのアドレスと実アドレスを比較するヒツト検出器で
、論理アドレスから実アドレスに変換する図外のＴＬＢ
より実アドレスが入力される。６はシャドウアドレスタ
グ部３．４からのアドレスとメモリバス７からの実アド
レスを比較するシャドウピット検出器で、メモリバス７
は不図示の主メモリとキャッシュメモリを接続している
。８はメモリバス７の実アドレスをシャドウヒツト検出
器６のヒツトタイミングでラッチするＩＶＳレジスタ、
９はこのレジスタ８からの実アドレスが出されるアドレ
スバス、１０は上記論理アドレスが定義される論理バス
である。
容は各々同一となっている。５はアドレスタグ部１．２
からのアドレスと実アドレスを比較するヒツト検出器で
、論理アドレスから実アドレスに変換する図外のＴＬＢ
より実アドレスが入力される。６はシャドウアドレスタ
グ部３．４からのアドレスとメモリバス７からの実アド
レスを比較するシャドウピット検出器で、メモリバス７
は不図示の主メモリとキャッシュメモリを接続している
。８はメモリバス７の実アドレスをシャドウヒツト検出
器６のヒツトタイミングでラッチするＩＶＳレジスタ、
９はこのレジスタ８からの実アドレスが出されるアドレ
スバス、１０は上記論理アドレスが定義される論理バス
である。
次に動作について説明する。
論理バス１０上のページ（ブロック）内の論理アドレス
をアドレスタグ部１または２に与えると、そのアドレス
タグ部はそのページ内のアドレスでキャツシュヒツトす
る実アドレスを出力１−る。そして、この出力アトレス
と上述のＴＬＢからの実アドレスをヒツト検出器５で比
較し、両アドレスが一致していればこのヒツト検出器５
からヒツト信号が出力される。しかし、両アドレスが一
致していなければヒツト信号は出力されない。
をアドレスタグ部１または２に与えると、そのアドレス
タグ部はそのページ内のアドレスでキャツシュヒツトす
る実アドレスを出力１−る。そして、この出力アトレス
と上述のＴＬＢからの実アドレスをヒツト検出器５で比
較し、両アドレスが一致していればこのヒツト検出器５
からヒツト信号が出力される。しかし、両アドレスが一
致していなければヒツト信号は出力されない。
一方、シャドウアドレスタグ部３または４にはメモリバ
ス７上のページ内の実アドレスか与えられ、そのページ
内のアドレスでシャドウキャツシュヒツトする実アドレ
スが出力される。そして、この出力アドレスと上記メモ
リバス７上の実アドレスをシャドウヒツト検出器６で比
較し、両アドレスが一致していればこのシャドウヒツト
検ｆｆｌ器６からシャドウヒツト信号が出力される。し
かし、両アドレスが一致していなければシャドウヒツト
信号は出力されない。
ス７上のページ内の実アドレスか与えられ、そのページ
内のアドレスでシャドウキャツシュヒツトする実アドレ
スが出力される。そして、この出力アドレスと上記メモ
リバス７上の実アドレスをシャドウヒツト検出器６で比
較し、両アドレスが一致していればこのシャドウヒツト
検ｆｆｌ器６からシャドウヒツト信号が出力される。し
かし、両アドレスが一致していなければシャドウヒツト
信号は出力されない。
〔発明が解決しようとする。４題）
従来のキャッシュメモリ装置は以上のように構成されて
いるので、ヒツト信号を得ることはできるか、ヒツト率
や無効化率などの情報を得ることができないという問題
点があった。
いるので、ヒツト信号を得ることはできるか、ヒツト率
や無効化率などの情報を得ることができないという問題
点があった。
この発明は、このような問題点を解消するためになされ
たもので、キャッシュのヒツト率や無効化率などの情報
を容易に得ることが可能なキャッシュメモリ装置を得る
ことを目的としている。
たもので、キャッシュのヒツト率や無効化率などの情報
を容易に得ることが可能なキャッシュメモリ装置を得る
ことを目的としている。
（Ｊｉを解決するための手段）
この発明に係るキャッシュメモリ装置は、キャッシュメ
モリのアドレスタグ部をアクセスする回数をカウントす
るアクセスカウンタ回路と、上記アドレスタグ部の出力
アドレスと実アドレスを比較して一致した時にヒツト信
号を出力するヒツト検出器と、そのヒツト信号を−に記
アクセスカウンタ回路のカウント動作と同期してカウン
トするヒツトカウンタ回路を備えたものである。
モリのアドレスタグ部をアクセスする回数をカウントす
るアクセスカウンタ回路と、上記アドレスタグ部の出力
アドレスと実アドレスを比較して一致した時にヒツト信
号を出力するヒツト検出器と、そのヒツト信号を−に記
アクセスカウンタ回路のカウント動作と同期してカウン
トするヒツトカウンタ回路を備えたものである。
（作用〕
この発明のキャッシュメモリ装置においては、アドレス
タグ部とヒツト検出器の動作をカウントするカウンタ回
路が設けられており、このカウンタ回路の出力から容易
にキャッシュのヒツト率などを得ることができる。
タグ部とヒツト検出器の動作をカウントするカウンタ回
路が設けられており、このカウンタ回路の出力から容易
にキャッシュのヒツト率などを得ることができる。
（実施例）
’／］図はこの発明の一実施例を示す構成図であり、第
２図と同一符号は同−構成部分を示している。図におい
て、１，２はアドレスタグ部、３゜４はシャドウアドレ
スタグ部、５はアドレスタグ部１．２の出力アドレスと
実アドレスを比較して一致した時にヒツト信号を出力す
るヒツト検出器、６はシャドウアドレスタグ部３．４の
出力アドレスと実アドレスを比較して一致した時にシャ
ドウヒツト信号を出力するシャドウヒツト検出器、７は
不図示の主メモリとキャッシュメモリを接続しているメ
モリバス、８はメモリバス７上の実アドレスをシャドウ
ピット検出器６のヒツトタイミングでラッチするＩＶＳ
レジスタ、９はこのレジスタ８からの実アドレスが出さ
れるアドレスバス、１０はプログラムからの論理アドレ
スが出される論理バス、１１はその論理アドレスにより
アドレスタグ部１．２をアクセスする回数をカランｌ−
’ｆるアクセスカウンタ回路、１２はこのカウンタ回路
１１のカウント動作（アドレスタグ部１．２のアクセス
動作）と同期して上記ヒツト信号をカウントするヒツト
カウンタ回路、１３はメモリバス７上の実アドレスによ
りシャドウアドレスタグ部３．４をアクセスする回数を
カウントするシャドウアクセスカウンタ回路、１４はこ
のカウンタ回路１３のカウント動作（シャドウアドレス
タグ部３．４のアクセス動作）と同期して上記シャドウ
ヒツト信号をカウントするシャドウヒツトカウンタ回路
である。
２図と同一符号は同−構成部分を示している。図におい
て、１，２はアドレスタグ部、３゜４はシャドウアドレ
スタグ部、５はアドレスタグ部１．２の出力アドレスと
実アドレスを比較して一致した時にヒツト信号を出力す
るヒツト検出器、６はシャドウアドレスタグ部３．４の
出力アドレスと実アドレスを比較して一致した時にシャ
ドウヒツト信号を出力するシャドウヒツト検出器、７は
不図示の主メモリとキャッシュメモリを接続しているメ
モリバス、８はメモリバス７上の実アドレスをシャドウ
ピット検出器６のヒツトタイミングでラッチするＩＶＳ
レジスタ、９はこのレジスタ８からの実アドレスが出さ
れるアドレスバス、１０はプログラムからの論理アドレ
スが出される論理バス、１１はその論理アドレスにより
アドレスタグ部１．２をアクセスする回数をカランｌ−
’ｆるアクセスカウンタ回路、１２はこのカウンタ回路
１１のカウント動作（アドレスタグ部１．２のアクセス
動作）と同期して上記ヒツト信号をカウントするヒツト
カウンタ回路、１３はメモリバス７上の実アドレスによ
りシャドウアドレスタグ部３．４をアクセスする回数を
カウントするシャドウアクセスカウンタ回路、１４はこ
のカウンタ回路１３のカウント動作（シャドウアドレス
タグ部３．４のアクセス動作）と同期して上記シャドウ
ヒツト信号をカウントするシャドウヒツトカウンタ回路
である。
なお、上記各カウンタ回路１１〜１４の内容は何れもソ
フトウェアにより読み出すことができ、かつ命令にてカ
ウント値のクリアやカウントアツプをストップさせるこ
とができるようになっている。
フトウェアにより読み出すことができ、かつ命令にてカ
ウント値のクリアやカウントアツプをストップさせるこ
とができるようになっている。
また、ヒツト検出器５からヒツト信号が出力されるとキ
ャッシュメモリのデータ部からデータｈ＜取り出され、
シャドウピット検出器６からシャドウヒツト信号が出力
されると前述のようにＩＶＳレジスタ８によりメモリバ
ス７上の実アドレスがラッチされる。そして、このＩＶ
Ｓレジスタ８からのページ内のアドレスでアドレスタグ
部１．２及びシャドウアドレスタグ部３．４の該当エレ
メントが無効化され、この無効化によりキャッシュメモ
リと主メモリの一貫性が保証されるようになっている。
ャッシュメモリのデータ部からデータｈ＜取り出され、
シャドウピット検出器６からシャドウヒツト信号が出力
されると前述のようにＩＶＳレジスタ８によりメモリバ
ス７上の実アドレスがラッチされる。そして、このＩＶ
Ｓレジスタ８からのページ内のアドレスでアドレスタグ
部１．２及びシャドウアドレスタグ部３．４の該当エレ
メントが無効化され、この無効化によりキャッシュメモ
リと主メモリの一貫性が保証されるようになっている。
次に動作について説明する。
従来と同様、論理バス１０からのページ内のアドレスが
アドレスタグ部１．２に与えられると、アクセスカウン
タ回路１１はアクセス回数のカウント値を＋１にする。
アドレスタグ部１．２に与えられると、アクセスカウン
タ回路１１はアクセス回数のカウント値を＋１にする。
またアドレスタグ部１．２はそのページ内のアドレスで
キャツシュヒツトする実アドレスを出力する。そして、
この実アドレスと前述のＴＬＢからの実アドレスをヒツ
ト検出器５で比較し、両アドレスが一致していればこの
ヒツト検出器５からヒツト信号が出力され、一致してい
なければヒツト信号は出力されない。このヒツト信号が
出力されると、ヒツトカウンタ回路１２はヒツト回数の
カウント値を＋１にする。
キャツシュヒツトする実アドレスを出力する。そして、
この実アドレスと前述のＴＬＢからの実アドレスをヒツ
ト検出器５で比較し、両アドレスが一致していればこの
ヒツト検出器５からヒツト信号が出力され、一致してい
なければヒツト信号は出力されない。このヒツト信号が
出力されると、ヒツトカウンタ回路１２はヒツト回数の
カウント値を＋１にする。
方、メモリバス７からのページ内のアドレスがシャドウ
アドレスタグ部３，４に与えられると、シャドウアクセ
スカウンタ回路１３はアクセス回数のカウント値を＋１
にする。またシャドウアドレスタグ部３．４はそのペー
ジ内のアドレスでシャドウキャツシュヒツトする実アド
レスを出力する。そして、この実アドレスと上記メモリ
ツマスフ上の実アドレスをシャドウピット検出器６で比
較し、両アドレスが一致していればこのシャドウピット
検出器６からシャドウピット信号が出力され、一致して
いなければシャウヒット信号は出力されない。このシャ
ドウヒツト信号が出力されると、シャドウヒツトカウン
タ回路１４はシャドウヒツト回数のカウント値を＋１に
する。
アドレスタグ部３，４に与えられると、シャドウアクセ
スカウンタ回路１３はアクセス回数のカウント値を＋１
にする。またシャドウアドレスタグ部３．４はそのペー
ジ内のアドレスでシャドウキャツシュヒツトする実アド
レスを出力する。そして、この実アドレスと上記メモリ
ツマスフ上の実アドレスをシャドウピット検出器６で比
較し、両アドレスが一致していればこのシャドウピット
検出器６からシャドウピット信号が出力され、一致して
いなければシャウヒット信号は出力されない。このシャ
ドウヒツト信号が出力されると、シャドウヒツトカウン
タ回路１４はシャドウヒツト回数のカウント値を＋１に
する。
なお、上述の各ヒツト検出器５．６の出力による処理は
、第２図の従来の装置と同一である。
、第２図の従来の装置と同一である。
上記各カウンタ回路１１〜１４のカウント値は、最大６
４ビツト（ｂｉｔ）幅のレジスタで不される。またこの
カウント値は、命令によりクリアすることと、それ以上
カウントアツプてきないようにストップすることができ
る。
４ビツト（ｂｉｔ）幅のレジスタで不される。またこの
カウント値は、命令によりクリアすることと、それ以上
カウントアツプてきないようにストップすることができ
る。
具体的な使い方としては、あるプログラムのキャッシュ
のヒツト率を調べるとき、まず測定対象のプログラムの
先頭に上記各カウンタ回路１１〜１４のカウント値をク
リアする命令を入れ、プログラムの最後にそのカウント
値をストップする命令を入れておく。そして、このプロ
グラムを実行させ、実行後に各カウンタ回路１１〜１４
のカウント値を読み出す。この読み出した偵から次式（
イ）、（ロ）によりキャッシュメモリのヒツト率と無効
化率を任意のプログラムの範囲で容易に知ることができ
る。
のヒツト率を調べるとき、まず測定対象のプログラムの
先頭に上記各カウンタ回路１１〜１４のカウント値をク
リアする命令を入れ、プログラムの最後にそのカウント
値をストップする命令を入れておく。そして、このプロ
グラムを実行させ、実行後に各カウンタ回路１１〜１４
のカウント値を読み出す。この読み出した偵から次式（
イ）、（ロ）によりキャッシュメモリのヒツト率と無効
化率を任意のプログラムの範囲で容易に知ることができ
る。
以上のように、この発明によれば、アドレスタグ部とヒ
ツト検出器の回数をカウントするカウンタ回路を設けた
ため、容易にキャッシュのヒツト率や無効化率などの情
報を容易に得ることかできるという効果がある。
ツト検出器の回数をカウントするカウンタ回路を設けた
ため、容易にキャッシュのヒツト率や無効化率などの情
報を容易に得ることかできるという効果がある。
第１図はこの発明の一実施例を示す構成図、第２図は従
来のキャッシュメモリ装置の構成図である。 １．２・・・・・・アドレスタグ部 ３．４・・・・・・シャドウアドレスタグ部５・・・・
・・ヒツト検出器 ６・・・・・・シャドウピット検出器 １１・・・・・・アクセスカウンタ回路１２・・・・・
・ヒツトカウンタ回路 １３・・・・・・シャドウアクセスカウンタ回路１４・
・・・・・シャドウヒツトカウンタ回路なお、図中同一
符号は同一または相当部分をボす。 手 続 補 正 書（自発） １、事件の表示 特願許 ２−１２７７１７号 ２、発明の名称 キャッシュメモリ装置 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書の第３頁第１行の「ページ（ブロック）」
をｒベージ」と訂正する。 （２）同第７頁第１１行のｒページ内のア」をｒページ
内の論理ア」と訂正する。
来のキャッシュメモリ装置の構成図である。 １．２・・・・・・アドレスタグ部 ３．４・・・・・・シャドウアドレスタグ部５・・・・
・・ヒツト検出器 ６・・・・・・シャドウピット検出器 １１・・・・・・アクセスカウンタ回路１２・・・・・
・ヒツトカウンタ回路 １３・・・・・・シャドウアクセスカウンタ回路１４・
・・・・・シャドウヒツトカウンタ回路なお、図中同一
符号は同一または相当部分をボす。 手 続 補 正 書（自発） １、事件の表示 特願許 ２−１２７７１７号 ２、発明の名称 キャッシュメモリ装置 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書の第３頁第１行の「ページ（ブロック）」
をｒベージ」と訂正する。 （２）同第７頁第１１行のｒページ内のア」をｒページ
内の論理ア」と訂正する。
Claims (1)
- キャッシュメモリのアドレスタグ部をアクセスする回数
をカウントするアクセスカウンタ回路と、上記アドレス
タグ部の出力アドレスと実アドレスを比較して一致した
時にヒット信号を出力するヒット検出器と、そのヒット
信号を上記アクセスカウンタ回路のカウント動作と同期
してカウントするヒットカウンタ回路を備えたことを特
徴とするキャッシュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127717A JPH0423054A (ja) | 1990-05-17 | 1990-05-17 | キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127717A JPH0423054A (ja) | 1990-05-17 | 1990-05-17 | キャッシュメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423054A true JPH0423054A (ja) | 1992-01-27 |
Family
ID=14966965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2127717A Pending JPH0423054A (ja) | 1990-05-17 | 1990-05-17 | キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423054A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6635167B1 (en) | 1997-12-04 | 2003-10-21 | Roche Diagnostics Corporation | Apparatus and method for determining the concentration of a component of a sample |
-
1990
- 1990-05-17 JP JP2127717A patent/JPH0423054A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6635167B1 (en) | 1997-12-04 | 2003-10-21 | Roche Diagnostics Corporation | Apparatus and method for determining the concentration of a component of a sample |
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