JPH04229636A

JPH04229636A - 電子素子

Info

Publication number: JPH04229636A
Application number: JP10241091A
Authority: JP
Inventors: Hitoshi Kudo; 均工藤
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1990-06-25
Filing date: 1991-05-08
Publication date: 1992-08-19
Anticipated expiration: 2015-12-25
Also published as: JP3119889B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路の保護
を目的とする電子素子に関するものであり、特に可逆あ
るいは非可逆の冷陰極の電界放出現象を利用して特定の
回路の保護または回路の変更をおこなう回路に用いる電
子素子および、冷陰極放出を利用した３極管特性を有す
る能動素子としての電子素子である。

【０００２】

【従来の技術】半導体集積回路に形成されている半導体
装置の素子寸法は１μｍ程度となっている。このため、
約１００万の半導体装置が１つのチップに集積されてい
る。

【０００３】従って、集積される半導体装置には多くの
機能が要求されている。例えば、論理回路として用いら
れる相補型ＭＯＳトランジスタで形成されるナンドゲー
ト、フリップフロップ回路などのほかにダイナミックメ
モリ（ＤＲＡＭ）、スタティックメモリ（ＳＲＡＭ）、
読み込み専用メモリー（ＲＯＭ）、書き込み可能メモリ
（ＥＰＲＯＭ（電気的に書き込み可能な読み出し専用メ
モリ）、ＥＥＰＲＯＭ（電気的に消去、書き込み可能な
読み出し専用メモリ）、アナログ回路、バイポーラトラ
ンジスタや、回路変更可能なヒューズ、逆ヒューズがも
ちいられている。

【０００４】一方、微細な半導体装置は、外部から受け
る雑音やサージに対する耐性が低い。このため、半導体
集積回路に作り込まれた半導体装置の外部回路に、半導
体装置が雑音やサージから保護されるための半導体装置
を組み込まれている。また、チップ内の半導体集積回路
においても、接地された配線を使って信号線を遮蔽した
り、半導体集積回路の入出力端子にＰＮ接合や拡散層で
なる抵抗を接続しすることでサージや、過大電流が半導
体集積回路に流入することを防止する方法がもちいられ
ている。

【０００５】回路変更可能な、ヒューズや、逆ヒューズ
を用いて微細な半導体装置が、次のように構成される。

【０００６】大規模集積回路であるメモリ（ＤＲＡＭ、
ＳＲＡＭ）では、その製造工程で集積回路の一部に不良
が発生する確率が高い。このため、不良の部分をあらか
じめ別に用意した予備のメモリ回路で置き換えることが
有用である。このようにして不良部分を持つチップを良
品とするよう工夫されている。不良部分を予備のメモリ
回路に置き換えるためには、不良が発生しているメモリ
回路の部分を回路上切り離して、予備のメモリを回路上
接続しなければならない。ヒューズを用いて行なう場合
には、最初はすべての回路にヒューズを接続した状態で
回路をつくる。後に不良となったメモリ回路の配線に接
続されたヒューズを、高電圧を印加して破壊したり，あ
るいはレーザを照射してヒューズを焼き切る手法が用い
られている。

【０００７】一方、逆ヒューズを用いた場合には、最初
はすべての回路の接続を切断した状態にして形成される
。この後、電気的に接続したい部分の回路だけに、高電
圧を印加したり、あるいはレーザを照射することにより
回路的な接続を行なう。

【０００８】これらのヒューズ、逆ヒューズは、メモリ
回路を構成するメモリ素子のひとつひとつに用いれば、
随時必要なデータを所定のメモリ素子に書き込むことが
できる。論理回路に上記方法を用いれば、論理回路とな
る半導体装置を形成した後でも、論理回路の変更を適宜
行なうことができる。半導体チップ上に形成される回路
が大規模に集積化し、その構成は顕著に複雑化されてき
ている。このように、半導体装置の変遷に伴い、その半
導体装置を利用して構成されている種種の機器の変遷も
また急ピッチで行なわれている。このため、半導体装置
を製作するための回路設計から所望の回路素子を得るま
での期間を一層短縮することが必要である。このような
要望に応じるために、半導体チップ上に構成される回路
において、あらかじめ種種の回路を構成しておき、製造
後にそれらの回路を組み合わせたり、あるいは回路の変
更が容易に行えれるようになっている。例えば、ＥＰＲ
ＯＭ，ＥＥＰＲＯＭがマイコン回路を構成した半導体チ
ップに同時に形成されているような回路も同じような理
由で実現されているものである。

【０００９】上記したヒューズの従来例について説明す
る。半導体基板上に酸化膜と多結晶シリコンをこの順序
に積層する。酸化膜上の多結晶シリコンに不純物を拡散
し、適当な寸法を持つ多結晶シリコンの島を形成する。多結晶シリコンの島を介して所定の２つの回路が接続さ
れている。２つの回路が接続される必要がない場合には
、多結晶シリコンの両端に過大な電圧をかけることによ
り、多結晶シリコンを溶断する。

【００１０】また、逆ヒューズを用いた従来例について
説明する。半導体基板に拡散層が形成されている。その
拡散層上に、シリコン窒化膜を形成し、さらにシリコン
窒化膜上部に金属配線を配置する。この金属配線はシリ
コン窒化膜を介して拡散層につながっている。所定の２
つの回路は、一方の回路は金属配線によって電気的に接
続されており、他方の回路は拡散層によって電気的に接
続されている。この状態では、シリコン窒化膜は絶縁膜
なので金属配線と拡散層は電気的に絶縁されている。こ
こで、所定の２つの回路を電気的に接続する必要がある
場合には、シリコン窒化膜に過大な電圧を印加する。こ
の操作によってシリコン窒化膜は破壊され、金属配線が
拡散層に接続される方法が用いられている。

【００１１】一方、半導体記憶装置からデータを読みだ
して、利用する場合に用いられる半導体記憶装置の区別
は、そのデータの種類と利用度の点から次のように行な
われている。

【００１２】通常、用いられるデータが繰り返し同じデ
ータを用いる場合には、読みだし専用メモリ（ＲＯＭ）
を使う。一方、書き込んでおくデータが決まらないとき
や一旦書き込まれたデータを変更する必要がある時には
、プログラマブルメモリ、例えばＥＰＲＯＭ，ＥＥＰＲ
ＯＭなどの紫外線消去、電気的消去の電気的書き込み可
能メモリが用いられる。さらに、書き込まれたデータを
保持するために、適当な時間間隔で繰り返し書き込みを
行なうダイナミックメモリ（ＤＲＡＭ）がある。ＤＲＡ
Ｍは、電源をきれば書き込まれたデータが失われてしま
う。このため、頻繁にデータの書換えを行なうような用
途に適している。これに対して、書き込まれたデータを
保持するために、半導体装置の動作時に較べごく少ない
電流を流すことで書き込まれたデータを保持できるスタ
ティックメモリ（ＳＲＡＭ）がある。

【００１３】また、ＥＰＲＯＭやＥＥＰＲＯＭ等の書き
込み可能メモリは、物理的にデータを書き込むため、電
源を切っても内容が保存できる。

【００１４】このような半導体装置では、外部から侵入
した雑音やサージによって誤動作や半導体装置の破壊が
生じる。このため、半導体装置には保護回路が同時に作
り込まれている。すなわち、半導体集積回路素子の入出
力を行なう外部の回路部分に予期せぬスパイクノイズや
サージ等の過剰な電圧が内部の回路に印加されないよう
にする保護素子が組み入れられている。半導体チップ内
部に形成された回路においても、チップ内に予期せぬス
パイクノイズやサージ等の過剰な電圧が内部の回路に印
加されないようにするために、電源配線や接地配線によ
って信号線の間を遮蔽している。このようにして、信号
線の間でノイズが発生しないように配慮されている。

【００１５】入出力を行なう外部の回路に予期せぬスパ
イクノイズやサージ等の過剰な電圧が印加された時、内
部の回路を保護するために、拡散層（ＰＮ接合容量）を
用いる場合について図１７を参照しながら説明する。

【００１６】電源電圧ＶｄｄがトランジスタＴ１のソー
スとダイオードＤ１に接続されている。ダイオードＤ１
の他端は入力ＶＩＮに接続されている。さらに、入力Ｖ
ＩＮはトランジスタＴ１のゲートに接続されている。ト
ランジスタＴ１のドレインより出力ＶＯＵＴが取り出さ
れている。また、トランジスタＴ１のドレインは抵抗Ｒ
１を介して接地されている。

【００１７】ダイオードＤ１は入力ＶＩＮの電圧が電源
電圧Ｖｄｄより高くならないようにするため設けられた
保護ダイオードである。入力ＶＩＮの電圧が、電源電圧
Ｖｄｄより低いときには保護ダイオードＤ１には逆バイ
アスがかかり、導通していない。入力ＶＩＮの電圧が電
源電圧Ｖｄｄより高くなると、ダイオードＤ１は順バイ
アスの状態になる。このため、入力ＶＩＮの電圧が電源
電圧Ｖｄｄ以上に上がらないように作用している。

【００１８】

【発明が解決しようとする課題】上記従来の拡散層を用
いた保護回路の構成では、以下に述べる２つの問題があ
る。

【００１９】１つ目は、予期せぬスパイクノイズやサー
ジ等の過剰な電圧が印加された場合に十分に保護できる
ように、拡散層はある面積にする必要がある。しかし、
保護回路として用いられる拡散層は一定以上の比較的大
きな面積となる。このため、内部に形成される半導体装
置が微細化されるのに伴って、拡散層の面積を小さくす
ることができない。このため、チップサイズの増大を招
くという問題である。

【００２０】２つ目は、拡散層による保護回路は、拡散
層の接合容量、拡散層の抵抗や保護ダイオードを用いて
、サージなどの急激に電圧が変動することを防止してい
る。しかし、このため容量や抵抗によって入力信号の伝
達速度が遅延するという問題がある。

【００２１】このような問題点は、拡散層の接合容量に
よって保護しようとする保護回路を用いる限り回避でき
ない。

【００２２】また、多結晶シリコンをヒューズとして用
いる場合、回路内の配線の一部に接続されている。しか
し、ヒューズ部分は配線の抵抗が大きい。このため、回
路全体の動作速度が低下するという問題がある。この問
題は、ヒューズとなる多結晶シリコンの幅を太くするこ
とにより、ヒューズの配線抵抗を減少させることができ
る。しかし、ヒューズを切断しようとする場合に、印加
しなければならない電圧を大きくしなければならない。しかし、このようなことを実現することは不可能である
。

【００２３】また、シリコン基板の拡散層上にシリコン
窒化膜を形成し、さらにその上部に金属配線を配置する
逆ヒューズの場合には、逆ヒューズが形成される領域の
面積が大きくなる。このため、チップに形成される半導
体装置の集積度が低くなるという問題がある。半導体装
置の製造工程中であって、配線などの比較的後の工程で
逆ヒューズを形成すれば、集積度を向上させることがで
きる。しかし、このような半導体装置の構造やその形成
方法については、何等の提言もなされていない。

【００２４】さらに、電極からの冷陰極放出に関しては
、「真空マイクロエレクトロニクス」　　伊藤　　順司
　　応用物理　　第５９巻第２号（１９９０）１６４頁
から１６９頁）に記載されている。ここには、各種基板
上に微細加工技術を用いて電極を形成することが示され
ている。ただし、形成された素子を動作させるためには
、真空雰囲気であることが不可欠である。大気中では電
極が酸化したり、電極が破壊してしまい、冷陰極からの
電子の放出特性がすぐに失われる欠点を持っている。

【００２５】本発明の目的は、高電圧や高電流のサージ
及びノイズが、トランジスタや機能素子あるいは機器に
侵入し、それらを構成する回路の破壊を防止する電子素
子を提供することである。

【００２６】また、従来の半導体装置の製造工程をその
まま用いることができ、さらには、回路の変更が容易で
、半導体装置が形成された後であっても回路を最適化す
るための変更が容易にできる電子素子を提供することで
ある。

【００２７】さらには、対向電極となる金属配線部分の
みを変更することで、短絡させたりあるいは絶縁させる
ことのできる電子素子を提供することである。

【００２８】また、そのような保護素子を構成するとと
もに能動素子にもなり得る電子素子を提供することであ
る。

【００２９】また、半導体装置の微細化と伴って微細に
することができ、半導体装置の集積度を低下させない電
子素子を提供することである。

【００３０】

【課題を解決するための手段】上記課題を解決するため
に、本発明の電子素子は、基板上に形成された第１の絶
縁膜と、前記第１の絶縁膜上にに形成された窪みと、前
記第１の絶縁膜上および前記窪み内に形成され、かつ前
記窪み内で離間して形成された一対の対向電極と、前記
対向電極の周辺に形成された第２の絶縁膜からなる。

【００３１】また、基板上に形成された第１の絶縁膜と
、前記第１の絶縁膜と第２の絶縁膜とで形成された窪み
と、前記第１の絶縁膜上および前記窪み内に形成され、
かつ前記窪み内で離間して形成された一対の対向電極と
、前記対向電極の周辺に形成された第３の絶縁膜からな
る。

【００３２】また、基板上に形成された第１の絶縁膜と
、前記第１の絶縁膜と第２の絶縁膜とで形成された窪み
と、前記第１の絶縁膜上および前記窪み内に形成され、
かつ前記窪み内で離間して形成された一対の対向電極と
、前記対向電極の周辺に形成された第３の絶縁膜を備え
、前記第１の絶縁膜上に形成された前記第３の絶縁膜の
形状が三角形である。

【００３３】また、基板上に形成された第１の絶縁膜と
、前記第１の絶縁膜と第２の絶縁膜とで形成された窪み
と、前記第１の絶縁膜上および前記窪み内に形成され、
かつ前記窪み内で離間して形成された一対の対向電極と
、前記対向電極の周辺に形成された第３の絶縁膜と、前
記第１、２の絶縁膜および前記第３の絶縁膜で囲まれた
前記窪みの中に空間が設けられている。

【００３４】また、基板上に形成された第１の絶縁膜と
、前記第１の絶縁膜と第２の絶縁膜とで形成された窪み
と、前記第１の絶縁膜上および前記窪み内に形成され、
かつ前記窪み内で離間して形成された一対の対向電極と
、前記対向電極の周辺に形成された第３の絶縁膜からな
り、対向電極間を流れる電流が印加電圧の２／３乗であ
る。

【００３５】また、基板上に形成された第１の絶縁膜と
、前記第１の絶縁膜と第２の絶縁膜とで形成された窪み
と、前記第１の絶縁膜上および前記窪み内に形成され、
かつ前記窪み内で離間して形成された一対の対向電極と
、前記対向電極の周辺に形成された第３の絶縁膜と、前
記第３の絶縁膜上に形成された導電膜からなる。

【００３６】また、基板上に形成された第１の絶縁膜と
、前記第１の絶縁膜と第２の絶縁膜とで形成された窪み
と、前記第１の絶縁膜上および前記窪み内に形成され、
かつ前記窪み内で離間して形成された一対の対向電極と
、前記対向電極の周辺に形成された第３の絶縁膜とから
なり、前記基板に半導体装置が併設されている。

【００３７】また、基板上に形成された第１の絶縁膜と
、前記第１の絶縁膜と第２の絶縁膜とで形成された窪み
と、前記第１の絶縁膜上および前記窪み内に形成され、
かつ前記窪み内で離間して形成された一対の対向電極と
、前記対向電極の周辺に形成された第３の絶縁膜とから
なる電子素子であって、前記電子素子がスイッチング特
性を有する。

【００３８】さらに、基板上に形成された第１の絶縁膜
と、前記第１の絶縁膜と第２の絶縁膜とで形成された窪
みと、前記第１の絶縁膜上および前記窪み内に形成され
、かつ前記窪み内で離間して形成された一対の対向電極
と、前記対向電極の周辺に形成された第３の絶縁膜とか
らなり、前記基板に半導体装置が併設されており、前記
半導体装置のスイッチングを行なう。

【００３９】

【作用】本発明の電子素子は、電界による冷陰極放出現
象を利用して、特定の回路に一定の電圧以上の電圧が印
加されても、対向電極より電子を放出することで、通電
するようなスイッチングを繰り返し行なうことができる
。これを可逆電子放出と呼ぶ。

【００４０】また、本発明の電子素子は、電界による冷
陰極放出現象を利用して、特定の回路に一定の電圧以上
の電圧が印加された時、対向電極より電子を放出し破壊
することで、その電子素子自体が短絡されたり、あるい
は絶縁されてしまうようなヒューズを形成できる。これ
を非可逆、破壊電子放出と呼ぶ。

【００４１】また、本発明の電子素子を回路に接続して
用いることにより、外部から侵入するサージ等の高電圧
あるいは高電流によって回路が破壊されることを防止す
ることができる。

【００４２】また、本発明の電子素子を複数個設け、そ
の所定の位置にある電子素子を電界による冷陰極放出現
象を利用して短絡させたり、あるいは絶縁させることで
、容易に回路の変更を行うことができる。さらには、回
路の変更が容易で、半導体装置が形成された後であって
も回路を最適化するための変更が容易にする電子素子を
提供することである。

【００４３】また、本発明の電子素子は、従来の半導体
装置の製造工程をそのまま用いて形成することができる
。

【００４４】また、半導体装置の微細化と伴って微細に
することができ、半導体装置の集積度を低下させない電
子素子が形成できる。

【００４５】また、制御電極を対向電極上部に設けるこ
とで、３極管特性を有する電子素子を形成することがで
きる。このためこの電子素子を用いた能動回路が実現で
きる。

【００４６】

【実施例】以下に本発明の第１の実施例の電子素子につ
いて図面を用いて説明する図１は本発明の第１の実施例
の電子素子の断面構造を示す。図１において、半導体、
導体あるいは絶縁体の基板１主面上全面に酸化膜（シリ
コン酸化膜）２が形成されている。酸化膜２の膜厚は、
厚さ５００ｎｍである。酸化膜２の上には酸化膜３が形
成されている。酸化膜３の膜厚は５００ｎｍである。酸
化膜２は、常圧ＣＶＤの方法によって形成されている。酸化膜３は、プラズマＣＶＤの方法によって形成されて
いる。

【００４７】酸化膜３にはレジストパターンを用いて所
定の開口部が形成されている。酸化膜３の上部には、ア
ルミニウム合金の金属配線４が積層されている。この金
属配線４はスパッタ法を用いて形成される。スパッタ法
は、酸化膜３に形成された段差部分での膜厚が、平坦な
部分に形成された金属配線４の膜厚より薄くなる。すな
わち、スパッタ法では段差部分に堆積される金属配線４
のステップカバレジが悪い。このため、酸化膜３の段差
部が平坦部となす角度が、９０度に近づくにつれてその
ステップカバレジは一段と悪くなる。溝形状をなす段差
部分では、平坦部に堆積された金属配線４の膜厚より溝
側壁に形成された金属配線４の膜厚が極端に薄くなる。これはスパッタ法を用いた場合に特徴的な現象である。スパッタ法では、イオンによる物理的な力で原子・分子
状の金属材料の粒子がランダムに基板に到達する。この
時、段差部分の側壁に到達する粒子は特定の角度をもっ
て入射され必要がある。粒子が特定の角度を有していて
も、粒子からみて段差によって影となる部分に入射しよ
うとする粒子は、段差部分の上部平坦部分に堆積する。このため段差側壁での金属配線４の堆積量は平坦部に比
べて少なく、また、膜質も低下する。

【００４８】また、溝の２つの頂端部では、段差部分の
平坦部に形成された金属配線４が堆積されるにつれて横
方向に成長する。このため、溝頂部に金属配線４の成長
とともに”ひさし（オーバーハング）”が形成される。この”ひさし”は、溝内部に入射する金属配線４の粒子
の絶対量を減少させる。このため、溝側壁および溝底部
に堆積する金属配線４は極端に少なくなる。最終的には
溝内部の形状は、いわゆる逆テーパとなる。この現象は
、金属配線４を形成するのに用いられるスパッタ法に限
られたものではない。例えば、ＣＶＤ法で形成される酸
化膜や窒化膜でも同様に観察されるものである。

【００４９】ここでは、溝の開口寸法は、短辺で０．２
−１．５μｍ程度であり、長辺は０．２−２０．０μｍ
程度である。金属配線４の膜厚を平坦部で０．６μｍと
した。この時、金属配線４による”ひさし”は、溝頂端
部より横方向に０．１μｍ突き出た形状となっている。さらに、金属配線４を堆積した時、溝底部の酸化膜２上
に形成された金属配線４の膜厚は０．２μｍである。

【００５０】ここでは金属配線４で”ひさし”が形成さ
れることについてのべているが、金属配線４による”ひ
さし”が形成されることは必ずしも必要ではない。すな
わち、”ひさし”が存在するかどうかによって、後にの
べる対向電極端部からの冷陰極放出が行なわれるかどう
かが決まるわけではない。

【００５１】金属配線４を堆積後、ドライエッチングに
よって金属配線４を均一にエッチングし除去する。この
ドライエッチングは、異方性の高いエッチングを行なう
。この工程は、半導体装置を製造するために、一般的に
用いられる方法であって特別な加工方法が必要となるな
りわけではない。

【００５２】このエッチングによって、溝底部の隅に形
成された金属配線４のみが残存している。

【００５３】以上のように形成された金属配線４は酸化
膜３の開口部に位置合わせされて１対の対向電極１０を
形成している。この時、対向電極１０の端部１０ａ間の
長さはＡである。長さＡは、０．２−２０．０μｍ程度
である。

【００５４】さらに金属配線４の上部には、保護膜が全
面に積層されている。ここでは、保護膜として酸化膜５
を用いている。酸化膜５は、プラズマＣＶＤ法によって
形成する。

【００５５】プラズマＣＶＤ法では、段差部分に堆積さ
れる膜のステップカバレジが常圧ＣＶＤ法によって形成
する場合と比較して良いことが知られている。しかし、
形成される膜の種類によっても大きく異なり、酸化膜は
窒化膜に比べてステップカバレジが悪くなる。

【００５６】溝の底部においては、ステップカバレジは
比較的良好に形成することができても、マイクロクラッ
クが生じた膜であったり、フッ酸によるエッチレートの
低い低密度の領域が形成されている。

【００５７】次に、ボイドである空間６が形成される場
合について説明する。溝の２つの頂端部では、段差部分
の平坦部に形成された酸化膜５が堆積されるにつれて横
方向に成長する。同時に、溝底部にも酸化膜５が堆積さ
れる。この時溝内部の逆テーパとなる側壁の奥まった部
分、すなわち溝底部の隅に酸化膜５が堆積されることは
少ない。さらに、溝頂部に形成された酸化膜５の成長と
ともに”ひさし”が形成される。この”ひさし”は、溝
内部に入射する酸化膜の粒子の絶対量を減少させる。す
なわち”ひさし”によって開口部から侵入し堆積する酸
化膜５は少なくなる。このため”ひさし”間の幅に応じ
て底部の堆積される範囲が決まる。以上の理由から溝底
部に堆積される酸化膜５の形状は三角形となる。さらに
酸化膜５を堆積させると、溝頂端部の２つの”ひさし”
が相互に接触する。この後、酸化膜５の堆積を続けて行
っても溝底部には堆積しない。この時、溝底部に形成さ
れた酸化膜５と段差部分の平坦部に形成された酸化膜５
の間にボイドと呼ばれる空間６が形成される。ここで、
対向電極１０は必ずしも逆テーパの形状にする必要はな
い。

【００５８】この空間６が形成されるかどうかは、溝の
深さと金属配線４の膜厚と形状によって決まる。空間６
が形成しないまでも、空間６に相当する領域には、マイ
クロクラックや低密度の膜領域が形成されておれば同様
の効果がある。すなわち、このようにマイクロクラック
が生じていたり、低密度の膜領域では電気的な絶縁性が
きわめて悪い。

【００５９】このようにして１対の対向電極１０とその
対向電極間に空間６が形成される。以上のような構成を
持つ電子素子は、溝の右側の段差に設けられた金属配線
４に電圧が印加される。溝の左側の段差に設けられた金
属配線４は接地されている。

【００６０】対向電極１０に電圧が印加されると、溝底
部に突起状に形成された金属配線端部１０ａから酸化膜
５を通って他の金属配線端部に吸収される。

【００６１】これは対向電極１０に電圧が印加されると
、金属配線端部１０ａの電界が大きくなる。この電界に
よって金属配線端部１０ａより電子が放出される。この
ように、この電子素子は電界によって冷陰極放出をする
。以上のようにして電流は流れる。

【００６２】この空間６は、酸化膜５のステップカバレ
ジが完全でないために形成されるものである。しかし、
空間６は明確に形成されるわけではない。保護膜の膜質
がマイクロクラックを含んでいたり、膜の密度が低い場
合でも用いることができる。

【００６３】一方、酸化膜５を形成しない場合、および
常圧ＣＶＤを用いて形成された保護膜としてシラン系リ
ン含有酸化膜、シラン系ほう素含有酸化膜では十分な冷
陰極放出を確認できない。これは、冷陰極放出を行なう
ためには減圧状態であることが必要で、空間６の領域で
マイクロクラックや低密度の領域が実効的に減圧の状態
になっているためと考えられる。

【００６４】酸化膜３は、１対の電極間に空間６を形成
するため、３００ｎｍから１μｍの膜厚が適当である。

【００６５】また、開口寸法も空間６を形成するため、
短辺で０．２−１．５μｍ、長辺で０．２μｍから２０
μｍ程度が適当である。金属配線４は、用途に応じてア
ルミニウム、タングステン、チタンなどの各種の金属を
用いることができる。膜厚は０．１μｍから１．６μｍ
が適当である。　　ここで保護膜は減圧ＣＶＤによって
形成される絶縁物、例えばプラズマ−シラン系酸化膜、
プラズマ−ＴＥＯＳ系酸化膜、プラズマ−シラン系窒化
膜、プラズマ−シラン系酸化窒化膜　　オゾンＴＥＯＳ
系酸化膜などであればよい。またその膜厚は上記したよ
うに２つの溝頂端部に形成された保護膜が少なくとも接
触する程度であれば任意に用いることができる。

【００６６】保護膜も、空間６を形成できる膜厚が必要
で、開口部寸法、電極膜厚、酸化膜３の膜厚に関係する
が、おおよそ０．４μｍから１．２μｍが適当である。

【００６７】空間６は、ＣＶＤで保護膜を堆積して行く
と同時に空間６が形成される。この時、保護膜成長時の
雰囲気であるシラン系の原料ガスやキャリアガスが空間
６内部に充満されている。空間６の気密性が極端に低下
すると冷陰極放出が起こり難くなる。しかし本実施例の
ように保護膜がこの素子の上部に形成されており、さら
に保護膜にマイクロクラックが生じているものや膜質の
低下したものを用いているので、電流を流すことができ
るため問題は少ない。

【００６８】電界による冷陰極放出は、３０ｋＶ／ｃｍ
程度以上の電界で起こるため、電極間距離が０．１から
１．７μｍである電子素子では、冷陰極放出を行なわせ
るために必要な印加電圧は０．３から５Ｖ程度である。

【００６９】図２は、本発明の第２の実施例である電子
素子の断面図を示す。図２は空間６にマイクロクラック
をもたせた膜あるいは低密度の膜を形成するために、開
口部の段差を大きくした場合の素子断面図である。

【００７０】図２において、半導体、導体、絶縁体の各
種の基板１主面上全面に酸化膜２が形成されている。酸
化膜２の膜厚は５００ｎｍである。酸化膜２上に１対の
対向電極１０を挟むように多結晶シリコン７の孤立パタ
ーンが形成されている。多結晶シリコン７の膜厚は４０
０ｎｍである。

【００７１】多結晶シリコン７表面および多結晶シリコ
ン７以外の酸化膜２の上部に酸化膜３形成されている。酸化膜３の膜厚は５００ｎｍである。酸化膜３の一部に
はレジストパターンを用いて２つの多結晶シリコン７間
の中程に開口部が形成されている。ここで、酸化膜３は
多結晶シリコン７の表面を覆うように形成されており、
開口部は基板１に垂直な側壁をもつように形成されてい
る。このため、多結晶シリコン７のパターンは基板１に
対して垂直な側壁を持つよう形成されるのがよい。ただ
し、多結晶シリコン７がテーパ形状をもっておれば、酸
化膜３の頂端部より基板１に垂直にドライエッチングし
、基板１に垂直な側壁をもつ溝を形成すれば良い。この
場合、ドライエッチングによって多結晶シリコン７が露
出することがあると後の工程で形成される金属配線４が
接触し短絡されてしまう。

【００７２】酸化膜３の上部には、アルミニウムの金属
配線４が積層される。この金属配線４の形成にはスパッ
タ法が用いられる。ここで形成される金属配線４の形状
は、第１の実施例と同様に”ひさし”をもつ逆テーパ形
状となる。

【００７３】以上のように形成された金属配線４は酸化
膜３の開口部に位置合わせされて１対の対向電極１０の
端部１０ａを形成している。

【００７４】さらに金属配線４の上部には、保護膜が全
面に積層されている。ここでは保護膜として酸化膜５を
用いている。この酸化膜５もまた第１の実施例に示した
ようにプラズマＣＶＤ法によって形成する。

【００７５】この時も、溝底部に形成された酸化膜５と
段差部分の平坦部に形成された酸化膜５の間にボイドと
よばれる空間６が１対の電極１０間に形成されている。

【００７６】第１の実施例と比較すると、多結晶シリコ
ン７のパターンが形成されているため、形成された溝の
側壁の高さが第２の実施例の方が高く形成されている。このため、溝の幅が第１の実施例と等しい場合には、溝
内部に形成される空間６の大きさが第２の実施例の方が
大きくなる。

【００７７】空間６が大きいと、対向電極１０間にマイ
クロクラックや低密度の領域を安定して形成することが
できるため金属配線４間の距離をより大きくすることが
できる。

【００７８】以上のような構成を持つ電子素子は、溝の
右側の段差に設けられた対向電極１０に電圧が印加され
る。溝の左側の段差に設けられた金属配線４は接地され
ている。

【００７９】対向電極１０に電圧が印加すると、溝底部
に突起状に形成された金属配線端部から酸化膜５を通っ
て他の金属配線端部に吸収される。

【００８０】これは対向電極１０に電圧が印加されると
、金属配線端部の電界が大きくなる。この電界によって
金属配線端部より電子が放出される。このように、この
電子素子は電界によって冷陰極放出をする。以上のよう
にして電流は流れる。

【００８１】多結晶シリコン７については、各種シリサ
イドやポリサイド（シリサイドと多結晶シリコンの積層
構造）、金属配線（アルミニウム、タングステン、チタ
ン）などが適用できる。膜厚は０．２〜２．０μｍが適
用範囲である。

【００８２】図３では、空間６を図１の空間より広くす
るが、図２の空間より狭く形成された第３の実施例の電
子素子について説明する。

【００８３】開口部の段差を選択酸化膜で形成する場合
の素子断面図である。図３において、半導体、導体、絶
縁体の各種の基板１上の冷陰極放出する領域、図１、２
では酸化膜の溝となる所定領域以外の領域に選択酸化膜
８が形成されている。選択酸化膜８の膜厚は、７００ｎ
ｍ程度に形成している。選択酸化膜８で挟まれた領域は
基板１が露出している。選択酸化膜８と露出した基板１
の上部には酸化膜２が形成されている。酸化膜２の膜厚
は約３００ｎｍである。さらに、酸化膜３が膜厚約５０
０ｎｍが積層している。酸化膜３は、選択酸化膜８に挟
まれた基板１の領域を少なくとも除去している。ここで
は、選択酸化膜８の膜厚がほぼ５００ｎｍになる領域に
挟まれた酸化膜３を除去している。酸化膜３と酸化膜２
の露出した領域の上部に、アルミニウムの金属配線４が
積層される。形成された金属配線４は、酸化膜３の開口
部に位置合わせされて１対の電極１０を形成している。すなわち、金属配線４の形成は上記したように酸化膜３
の上面はもちろん、酸化膜３の側面と露出した酸化膜２
の上面にも形成される。この後、酸化膜２の上面に形成
された金属配線４の所定領域を除去するためにレジスト
パターンを形成し、ドライエッチングを用いて金属配線
４の一部を除去する。このとき、レジストパターンは酸
化膜３の開口部に位置合わせして形成される。

【００８４】さらに、その上部には、保護膜である酸化
膜５が全面に積層されている。保護膜は金属配線４の表
面および露出した酸化膜２の表面を覆うように形成され
ている。この時、上記したように、金属配線４表面に形
成される時、金属配線４の頂部の”ひさし”に堆積する
保護膜は基板１の平面に平行な方向に成長する。このた
め、ある膜厚まで堆積すると、すなわち、対向電極１０
に挟まれた空間の半分の厚さになると、空間の開口部が
保護膜によって塞がれてしまう。空間の開口が塞がれた
後は、保護膜を堆積させても露出した酸化膜２の表面に
は堆積しない。このように、空間の開口は堆積される保
護膜の膜厚に比例して狭くなる。このため、露出した酸
化膜２の表面には、膜厚が厚くなるにつれて堆積面積が
小さくなる。このため、酸化膜２上に形成された保護膜
は三角形状となる。このようにして、１対の対向電極１
０の間にボイドと呼ばれる空間６が形成されている。対
向電極１０の端部１０ａの間の長さはＡである。

【００８５】ここでは、対向電極１０の端部１０ａは、
酸化膜２の傾斜した領域に形成されている。このため、
対向電極端部１０ａの膜厚は薄く、その膜厚は図１や図
２の電子素子のそれより小さくなっている。このように
対向電極端部１０ａの面積は、後で述べる電子素子の電
圧電流特性に大きな影響を与える。

【００８６】膜種や膜厚の適用できる範囲は図１と全く
同様である。図１，図２，図３で説明した電子素子は、
それを製造するために、適当なマスクを用いて所定のパ
ターンを開口するリソグラフィ技術を用いると容易に形
成される。また、半導体集積回路素子を製造する方法と
の整合性がきわめて高い。このため、通常のマスクパタ
ーンに同時にこの電子素子を組み込んで形成することが
できる。

【００８７】例えば、上記した選択酸化膜８は通常、素
子分離にもちいるものであり、多結晶シリコン７は、ゲ
ート電極に用いるものである。酸化膜２、酸化膜３、保
護膜は半導体集積回路素子の配線層の層間絶縁膜に相当
する。対向電極１０、金属配線４も半導体集積回路素子
で用いられる金属配線を適用することができる。同様に
、選択酸化膜８、多結晶シリコン７、酸化膜３、対向電
極１０での開口部および除去領域はリソグラフィによっ
て、所定のパターンを形成することができる。

【００８８】次にこの電子素子の電圧電流特性につい図
４を参照しながら説明する。図４は印加電圧に対する電
流をプロットしたものである。パラメータは、対向電極
間距離である。対向電極距離が狭いと、印加電圧が高く
なるにつれて電流は徐々に増加する。印加電圧がある値
Ｂに達すると、電流は急激に減少する。これは、対向電
極が破壊されるためである。このためさらに、印加電圧
がＢより高くしても、電流は全く流れない。

【００８９】電圧電流特性の形状はほぼ同じになる。電
極間距離が広くなると、電流が流れ始める時の印加電圧
の値がシフトする。また、印加電圧を高くするにつれて
徐々に電流の値も増加する。この時、電流が増加する割
合は、電極間距離が狭い場合より広い方が小さくなる。

【００９０】酸化膜３の開口部の段差の高さが一定であ
れば、対向電極間距離によって、電極間に形成されてい
るボイドである空間６の大きさが変化する。さらに、電
極間に形成された三角形の酸化膜等の絶縁膜がマイクロ
クラックを含んでいたり、あるいは、その絶縁膜の低い
密度の領域を形成するのに関係している。

【００９１】電極間距離が短いほど低い電圧で導通する
。これは、対向電極間距離と印加電圧から電界強度（印
加電圧／電極間距離）がもとまる。この電子素子は、図
４に示すように一定印加電圧で電流が流れ始める。すな
わち、電界強度が一定の電界強度以上に達すると電子放
出が開始される。

【００９２】電子素子の対向電極面積が大きくなると、
流れる電流は増加する。すなわち、電界によって対向電
極端部１０ａより電子が放出される。このため、放出さ
れる電子の量は、対向電極部端部の面積に依存する。

【００９３】図４において電極間距離が広いと電流が流
れ始める電圧の値Ｂが高くなり、印加電圧が０の時のリ
ーク電流が低下している。

【００９４】ここで、対向電極は、印加電圧によって流
れる電流によって加熱される。流れる電流の電流密度が
ある値に達すると、対向電極が溶けて電圧−電流特性が
変化する。例えば、対向電極にアルミニウムを用いると
、その融点は低いので少ない電流密度で溶融する。これ
に対して、タングステン、チタンなどの高融点金属では
、アルミニウムの数倍の電流でも溶融しない。

【００９５】図５に印加電圧と電流の関係をセミｌｏｇ
にプロットし直した図を示す。横軸は印加電圧の逆数を
示す。縦軸は、電流を電界の２乗で割った値の自然対数
の値を示す。

【００９６】横軸と縦軸の関係を数式で表わすと、（１
）または（２）式となる。　　Ｉ＝ＣＥ２ｅｘｐ（−Ｄ／Ｅ）　　　　　　　Ａ／
ｍ２］　　　　　　　　　　　　　　　　　　（１）　
　すなわち、　　ｌｏｇ（Ｉ／ＣＥ２）＝（−Ｄ／Ｅ）
　　　　　　　　　　　　　　　　（２）ここで、Ｃ，
Ｄは定数、Ｉは電流、Ｅは電圧または電界である。

【００９７】印加電圧の逆数が、０．３７以上すなわち
印加電圧が低いと、ｌｏｇ（Ｉ／Ｅ２）は１．２２であ
る。縦軸が”０”とならず、電流が流れているように見
えるが、これは、冷陰極放出が起こらず表面付近でのリ
ーク電流が流れている状態を示している。

【００９８】印加電圧の逆数が、０．３７以下すなわち
印加電圧が高くなると、ｌｏｇ（Ｉ／Ｅ２）は１．２２
から１．３２へと変化する。この時、これらの値から外
挿される直線の傾きは、−２／３である。すなわち、電
流は印加電圧の２／３乗に比例する特性を示す。このよ
うな電圧電流特性は、３極管の真空管特性と類似したも
のである。このように半導体製造装置を用いて薄膜を形
成することで３極管の真空管特性をもつ電子素子が形成
される。この電子素子は薄膜を用いて実現されているた
め、微細な素子を形成することができる。また、本電子
素子は上記したように従来の半導体製造プロセスと従来
の半導体製造装置を用いて形成できるため、従来の半導
体素子、例えば、抵抗や容量の受動素子、さらにはバイ
ポーラトランジスタやＭＯＳトランジスタ等の能動素子
とも組み合わせて用いることができる。

【００９９】以上のことをまとめると、対向する１対の
対向電極１０間に、電界を印加していくと、ある一定の
電界で、対向電極１０から冷陰極放出が起こる。これは
熱電子真空管のように金属を加熱して熱電子を放出する
のではない。印加された電界により対向電極１０の金属
と外界のポテンシャルが同じになる。これによって、対
向電極１０から電子が引き出される現象である。電界の
大きさが３０ｋｅＶ／ｃｍ程度で対向電極１０から電子
の放出が開始する。この時、電子放出部は保護膜で被わ
れているので周辺の環境によって影響を受けることはな
い。すなわち、大気あるいは真空であってもよい。通常
の電子回路では３０ｋｅＶという電圧は非常に大きな値
であるが、ミクロン単位の半導体集積回路装置の寸法で
は、３〜６Ｖ程度の電圧を印加するとこのような電界を
つくることができる。

【０１００】一般に、電極間の距離が広い場合には、電
子を放出する対向電極に鋭角をもつ先端をつけて局部的
に電界を強める工夫が必要になる。しかし、本発明の電
子素子の対向電極１０間の長さは約１−１０μｍ以下で
ある。このため、鋭い先端をつくらなくても対向電極表
面の凹凸で電界が強められる。このように、単純な平面
構造を有する対向電極に数Ｖ程度の電圧を印加するだけ
で電界による冷陰極放出が起こる。

【０１０１】電界による放出は一定電界以上で電流が電
界の３／２乗に比例する係数を持つ。すなわち、金属の
配線に大きな電圧を印加するとオーミック特性、すなわ
ち電圧と電流が比例する関係からはずれてしまう。これ
に対して、本発明の電子素子では抵抗が増加するに対し
逆に抵抗が低下する特性を有している。対向電極に用い
る材質としては、少ない電流で溶けてしまうアルミニウ
ムを用いる場合と、融点が高くかなり多くの電流を流せ
るタングステン等の場合がある。

【０１０２】少ない電流で溶けてしまうアルミニウムを
用いると、対向した対向電極間を絶縁するのに用いる場
合と、逆に溶けて接続されて電気的に導通した配線とな
ってしまう場合がある。対向電極間の長さを変えて実験
したところ、距離がおよそ０．５μｍ以下であれば、通
電時に短絡しやすい。対向電極間の長さが０．５から１
．５μｍ程度であれば、対向電極の凹凸部が溶融し抵抗
が高くなる。このため、やがては通電しなくなる。対向
電極間の長さが２．０μｍ程度以上では、局所的に電界
が集中することがなくなる。このため、測定される電流
値は少なくなる。しかし、このような電流の発生は再現
性よく、可逆的に電流が観察される。この時、対向電極
１０が短絡したりや絶縁されてしまうことはほとんどな
い。ここで形成した電子素子の対向電極上部に形成され
ている絶縁膜は、プラズマＴＥＯＳ（テトラエトキシシ
ラン）系酸化膜を用いた場合である。

【０１０３】次に、本発明の電子素子を用いた回路につ
いて図６を用いて詳細に説明する。図６は本発明の電子
素子を用いて外部信号入力部のトランジスタを保護する
保護回路を形成している。外部信号入力部のトランジス
タがＴ１，Ｔ２である。トランジスタＴ１のドレインと
トランジスタＴ２のソースが接続されており、その接続
点から出力ＶＯＵＴが取り出されている。トランジスタ
Ｔ１のソースは電源電圧Ｖｄｄに，トランジスタＴ２の
ドレインは接地に接続されている。トランジスタＴ１と
トランジスタＴ２のゲートは共通で、入力ＶＩＮに接続
されている。入力ＶＩＮと接地の間には、電子素子Ｇ１
が接続されている。保護したいトランジスタに対して並
列に電子素子が接続されている。

【０１０４】図７に、保護したいトランジスタのゲート
に印加される入力ＶＩＮの印加電圧とゲート電流の関係
を示す。トランジスタＴ１，Ｔ２は約１４ボルト以上の
電圧が印加されるとゲート直下のゲート酸化膜が破壊さ
れる。

【０１０５】トランジスタＴ１，Ｔ２のゲートに印加さ
れる入力ＶＩＮの電圧とともに、電子素子Ｇ１の電極間
の電圧は上昇する。入力ＶＩＮの電圧が１０ボルトにな
ると、電子放出により電子素子Ｇ１が導通する。このた
めトランジスタＴ１，Ｔ２のゲート電圧は、１０ボルト
程度に保持される。入力ＶＩＮの電圧がさらに増加して
もトランジスタＴ１，Ｔ２のゲート電圧は１０ボルト程
度以内にとどめられている。

【０１０６】なお、図６は入力と接地間の電圧を一定に
保つために構成されているが、電源電圧と入力間の電圧
を一定に保つことも同様に可能である。

【０１０７】ここでは、トランジスタのゲート酸化膜を
保護する場合について述べているが、一定以上の電圧を
印加することで誤動作や素子の破損が生じるような素子
（端子）を保護する場合に一般に用いることができる。すなわち、本発明の電子素子は印加された電圧が一定値
になると、印加電圧によって生じる電界の値が電子を放
出するしきい値に達する。これによって電子が放出され
通電が開始される。保護したいトランジスタのゲートや
ドレインやその他の素子に、過大な電圧が印加されるこ
とを防ぐことができる。

【０１０８】保護したい素子（端子）の種類によって、
印加してはいけない電圧値が異なる。このような電圧値
を変化させるためには、本発明の電子素子の対向電極間
距離を変化させる。対向電極間距離を変化させることで
、設定電圧を印加した時に生じる電界を変化させ、制御
することができる。例えば、電界が３０ｋＶ／ｃｍで、
電子が放出される場合には、対向電極間距離を４μｍと
すると、印加電圧は１２ボルトまで印加することができ
る。また、後で述べる制御電極の電位によっても制御す
ることができる。

【０１０９】また、電子素子Ｇ１に、流すことのできる
電流（以下、許容電流と呼ぶ）を増加させるためには、
対向電極面積（対向電極の厚さと対向長）を大きくする
ことにより実現できる。許容電流は対向電極間に形成さ
れた絶縁膜に生じている空間、マイクロクラックの大き
さや絶縁膜に形成された低密度の領域の大きさにも依存
している。

【０１１０】絶縁膜に空間のマイクロクラックをもつ領
域あるいは低密度領域の大きさは、おもに対向電極を形
成する場合の段差部の段差の大きさとその上部に形成さ
れた絶縁膜のステップカバレジの良否によって決定され
る。すなわち、下地段差部の高さや形状と、絶縁膜の形
成条件や方法を適宜選択することによって所望の空間の
マイクロクラックをもつ領域あるいは低密度領域の大き
さを制御することができる。

【０１１１】図６で示したトランジスタＴ１，Ｔ２を保
護するためには、電子素子Ｇ１の対向電極が所定の印加
電圧で確実に通電し、しかも破壊されにくくすることが
必要である。このため、対向電極の材料として、チタン
や、タングステンなどの高融点金属あるいはそれらの合
金が適当である。また、対向電極間距離は、２μｍ以上
１０μｍ程度が適している。

【０１１２】図８に、図６で示した回路の入力信号とト
ランジスタに印加される電圧の波形を示す。図８は時間
変化に対する電圧の変化を示している。

【０１１３】図８（ａ）は、入力される信号の電圧ＶＩ
Ｎの波形とトランジスタのゲートに印加される電圧の波
形を示す。

【０１１４】入力ＶＩＮは、電源電圧Ｖｄｄに昇圧した
瞬間、サージやスパイクノイズが印加されている。この
ため所望の電圧より高い電圧が電源電圧Ｖｄｄが印加さ
れると同時にトランジスタＴ１，Ｔ２のゲートに印加さ
れる。しかし、回路には電子素子Ｇ１が並列に接続され
ているため、所定電圧以上の電圧が印加されると上記し
たように電子素子Ｇ１が短絡する。この結果図８（ｂ）
に示されるように、所定の値以上の電圧は発生しない。このような電圧がトランジスタＴ１、Ｔ２のゲートに印
加される。

【０１１５】図９は本発明の電子素子を用いて他のトラ
ンジスタを保護する第２の実施例の保護回路である。

【０１１６】トランジスタがＴ１のドレインと電子素子
Ｇ１が接続されており、その接続点から出力ＶＯＵＴが
取り出されている。トランジスタＴ１のソースは電源電
圧Ｖｄｄに、電子素子Ｇ１は抵抗Ｒ１を介して接地され
ている。トランジスタＴ１のゲートは入力ＶＩＮに接続
されている。保護したいトランジスタＴ１に対して直列
に電子素子Ｇ１が接続されている。

【０１１７】保護するトランジスタのドレインに対して
直列に本発明の電子素子を接続した例である。

【０１１８】図１０に、保護したいトランジスタに印加
される印加電圧とトランジスタのドレイン電流の関係を
示す。このトランジスタＴ１はソース・ドレイン間に電
源電圧Ｖｄｄ８ボルト以上の電圧が印加されると破壊さ
れる恐れがある。

【０１１９】トランジスタＴ１のソース・ドレイン間に
に印加される電圧とともにトランジスタのドレイン電流
は上昇する。印加電圧が７ボルトになると、トランジス
タのドレインには１０ｍＡ程度の電流が流れる。この時
、電子素子は破壊され断線状態になる。このためトラン
ジスタのドレイン電流もまた、急激に減少し、印加電圧
がさらに増加してもトランジスタのドレインには電流が
全く流れない。

【０１２０】ここでは、トランジスタを保護する場合に
ついて述べているが、一定以上の電流が流れると誤動作
や素子の破損が生じるような素子（端子）を保護するの
に用いることができる。というのも、本発明の電子素子
は電流値が一定値以上になると対向電極が破壊される。このため、電子が放出されなくなるので、保護しようと
する素子や回路に過大な電流が流れることがない。

【０１２１】素子や回路を保護するための電流の値は、
電子素子の対向電極間面積と空間、マイクロクラック、
低密度領域の領域の大きさで制御できる。

【０１２２】空間、マイクロクラック、低密度の領域を
持つ絶縁膜の領域の大きさを変えるためには、対向電極
を形成する段差部とその上部に形成された絶縁膜のステ
ップカバレジを変える必要がある。すなわち、下地段差
の高さや形状と、絶縁膜の形成方法を適宜選択すること
で流すことのできる電流の値を変化させることができる
。この例で用いた電子素子の対向電極は一定の電流が流
れたとき、破壊しなければならないので、材料としてア
ルミニウムなどの低高融点金属あるいはその合金が適当
である。さらに、その対向電極の電極間距離は０．５μ
ｍから２．０μｍが適している。

【０１２３】図１１に、図９で示した回路の入力信号と
トランジスタに印加される電圧の波形を示す。図１１は
時間変化に対する電圧の変化を示している。

【０１２４】図１１（ａ）は、入力される信号の電圧Ｖ
ＩＮの波形を示す。入力ＶＩＮから印加される電圧は時
間とともに増加する。印加される電圧は時間に対して単
調増加する直線である。

【０１２５】図１１（ｂ）は、出力ＶＯＵＴされる電圧
の時間変化を示している。入力ＶＩＮの電圧が所望の電
圧値以上になりトランジスタＴ１が破壊されるような電
流が流れるのを防ぐために、電子素子Ｇ１の対向電極が
破壊され絶縁状態になる。このため出力ＶＯＵＴされる
電圧は、電子素子Ｇ１の破壊とともに０となる。

【０１２６】図１２は、プログラマブル（設定可能）回
路の実施例である。あらかじめ何通りかの回路が構成で
きるように形成しておき、所望の回路を、これらの回路
を組替えることで実現する。

【０１２７】図１２では、ある回路の負荷抵抗を選択す
るもので、電圧を印加することにより電子素子を絶縁、
あるいは短絡するようなスイッチとして働かせようとす
るものである。

【０１２８】すなわち、電子素子に一定の電流が流れた
ときに、絶縁する場合は対向電極を破壊しなければなら
ないので、対向電極材料としてアルミニウムなどの低高
融点金属あるいはその合金が用いられる。この時、対向
電極間距離は０．５μｍから２．０μｍが適している。

【０１２９】一方、電子素子に一定の電流が流れたとき
に、短絡する場合は、電子を放出することによって対向
電極が溶けて電極間が短絡され、導通状態にする。この
ため、対向電極材料としてアルミニウムなどの低高融点
金属またはその合金とチタン、タングステンなどの高融
点金属あるいはその合金との積層構造が用いられる。な
ぜなら、電子素子に電流を流して絶縁状態にさせるため
には、低融点金属で電流に依って溶け易くかつ、最初に
形成されたままに対向電極の形状が残ってはいけない。電子素子に電流を流して短絡状態にするには、電流によ
る溶融は起こりやすいほうがよいが、最初に形成された
ままに対向電極の形状が残っていたほうが短絡しやすい
。このような理由で、積層構造にするのが有利である。

【０１３０】この時、確実に短絡させるためには対向電
極間距離を０．５μｍ以下にするのがよい。

【０１３１】短絡あるいは絶縁するための電子素子をＧ
１，Ｇ２、トランジスタをＴ１，Ｔ２，Ｔ３，Ｔ４、抵
抗をＲ１，Ｒ２としている。Ｐ１，Ｐ２は回路中のノー
ドである。Ｔ１，Ｔ２，Ｔ３，Ｔ４はＧ１，Ｇ２を短絡
または絶縁するためのトランジスタである。図１２では
、ある回路の負荷抵抗を選択するものであり、ノードＰ
１とノードＰ２にそれぞれ特定の回路が接続されている
。電子素子が絶縁、あるいは短絡することを選択するス
イッチとして働かせ、それぞれの特定の回路の負荷抵抗
を選択する。電子素子Ｇ１の両端に抵抗Ｒ１が接続され
、電子素子Ｇ２の両端に抵抗Ｒ２が接続されている。電子素子Ｇ１とＧ２は接続され、その接続点はトランジ
スタＴ２に接続されている。同時に接続点にはトランジ
スタＴ２と並列に接続されたトランジスタＴ３が接続さ
れている。電子素子Ｇ１のもう一方の端子はノードＰ１
に接続されている。また、電子素子Ｇ２のもう一方の端
子はノードＰ２に接続されている。ノードＰ１にはトラ
ンジスタＴ１に接続され、ノードＰ２にはトランジスタ
Ｔ４に接続されている。トランジスタＴ１の他端は端子
電圧ＶＤに接続され、さらにトランジスタＴ２に接続さ
れている。また、トランジスタＴ４の他端は接地され、
さらにトランジスタＴ４に接続されている。

【０１３２】トランジスタが動作していない状態では、
電子素子Ｇ１，Ｇ２が接続されていない場合に相当する
。この時、ノードＰ１とノードＰ２の間の負荷抵抗は抵
抗Ｒ１と抵抗Ｒ２が直列に接続され、（Ｒ１＋Ｒ２）と
なる。

【０１３３】トランジスタＴ１，Ｔ３が導通した状態で
は、電子素子Ｇ１が短絡あるいは絶縁される。

【０１３４】電子素子Ｇ１が短絡も絶縁もしていない状
態では、トランジスタＴ１，Ｔ３が導通すると、電子素
子Ｇ１に端子電圧ＶＤが印加されると、電子素子Ｇ１に
は大きな電流が流れる。このため電子素子Ｇ１は短絡あ
るいは絶縁される。短絡されるか絶縁されるかは、上記
したように対向電極の材質と、その構造と電極間距離に
よって決まる。

【０１３５】ノードＰ１とノードＰ２の間の負荷抵抗は
、電子素子Ｇ１が短絡されると、抵抗Ｒ２は０となる。この時、電子素子Ｇ１が絶縁されると抵抗Ｒ１となる。

【０１３６】次に、電子素子Ｇ１が短絡あるいは絶縁と
もしていないとき、トランジスタＴ２，Ｔ４が導通した
状態では、電子素子Ｇ２が短絡あるいは絶縁される。

【０１３７】トランジスタＴ２，Ｔ４が導通すると、電
子素子Ｇ２に端子電圧ＶＤが印加されて、電子素子Ｇ２
には大きな電流が流れる。このため、電子素子Ｇ２は短
絡あるいは絶縁される。短絡されるか絶縁されるかは、
上記したように対向電極の材質と、その構造と電極間距
離によって決まる。

【０１３８】ノードＰ１とノードＰ２の間の負荷抵抗は
、電子素子Ｇ２が短絡されると、抵抗Ｒ１は０となる。この時、電子素子Ｇ２が絶縁されると抵抗Ｒ２となる。

【０１３９】同様に電子素子Ｇ１、Ｇ２が共に短絡され
ると、ノードＰ１とノードＰ２間の抵抗は０となる。両
方の電子素子Ｇ１，Ｇ２が絶縁されるとノードＰ１とノ
ードＰ２間の抵抗はＲ１＋Ｒ２となる。

【０１４０】以上の作業で、ノードＰ１とノードＰ２間
の抵抗は、０、Ｒ１，Ｒ２，Ｒ１＋Ｒ２の４つの場合を
選択することができる。

【０１４１】以上の拡張として抵抗Ｒ１，Ｒ２が接続さ
れていない回路を考えれば、ノードＰ１とノードＰ２の
間の電気的な接続は、電子素子Ｇ１，Ｇ２のいずれか一
方が絶縁されることで断線されてしまう。すなわち、ノ
ードＰ１とノードＰ２間の抵抗は０、Ｒ１，Ｒ２，Ｒ１
＋Ｒ２、絶縁の５つの状態を作ることができる。このた
め、図１２に示す回路を複数個組み合わせて他の回路に
接続すると、論理回路を構成することもできる。この時
、必要に合わせて抵抗Ｒ１や抵抗Ｒ２のかわりにトラン
ジスタやダイオードを組み合わせることもできる。

【０１４２】図１３に本発明の第４の実施例の電子素子
について示す。第４の実施例の電子素子の構成は、第１
の実施例の電子素子の構成に、対向電極が形成されてい
る窪み領域上の保護膜の表面に制御電極を設けている。

【０１４３】すなわち、基板１上に酸化膜２が形成され
ている。さらに酸化膜２の表面に対向電極が形成される
領域が除去された酸化膜３が形成されている。さらに対
向電極が形成される窪み底面とその側壁および酸化膜３
表面に金属配線４が形成されている。窪みの底面に形成
された金属配線４の所定領域は除去されている。除去さ
れた所定領域には酸化膜２が露出している。さらに、保
護膜となる酸化膜５が全面に堆積されている。この時、
窪み上部を保護膜が覆うように形成されている。さらに
、酸化膜２表面には三角形の酸化膜５が形成されている
。また、窪みは保護膜の堆積条件の関係で、窪み内にボ
イドと呼ばれる空間６が形成されている。さらに保護膜
表面に制御電極１１が形成されている。

【０１４４】制御電極１１は電圧を印加して、窪み内の
電界を変化させるのに用いられる。すなわち、冷陰極放
出は電界によって電子を放出する。このため第１−第３
の実施例の電子素子では、対向電極に電圧を印加して電
子を放出させる。一方、第４の実施例では、対向電極に
電圧を印加して電界を発生させると同時に、対向電極付
近の電界を外部より変化させる。このようにして対向電
極に印加する電圧（電界）とは別に対向電極間の電流を
制御するようにしている。この対向電極間の電流を制御
するために保護膜上に制御電極１１が設けられている。

【０１４５】この時、対向電極間の距離が３μｍ程度以
下であれば、制御電極１１の効果はほとんどない。これ
は、対向電極間距離または対向電極１０と制御電極１１
の距離が遠いと制御電極１１に印加された電圧によって
生じる電界が小さく、所望の効果が得られない。

【０１４６】対向電極間の距離が３μｍ程度を越えると
、制御電極１１に印加された電圧によって生じる電界の
影響を受け始める。上記したように対向電極間距離が３
μｍ以上では、電子素子が短絡したり、絶縁するという
非可逆現象より、再現性の高い可逆現象が得やすい。このため、可逆現象が繰り返される度に、冷陰極からの
電子放出が行なわれる。すなわち対向電極間距離、電極
の材質、窪みの大きさ、窪みの深さ以外に対向電極間を
流れる電流を変化させるパラメータとして制御電極１１
の電圧がある。制御電極１１により対向電極間を流れる
電流を増減させることができる。

【０１４７】このような電子素子は、トランジスタのか
わりの能動素子として動作させることができる。また、
他の実施例と同じように特定回路の保護素子としても用
いることができる。

【０１４８】冷陰極によって電子を放出させる電圧を、
電子素子が形成された後、外部から制御電極に印加する
電圧によって任意に変えることができる。

【０１４９】例えば、電気的に書き込み可能なＲＯＭ（
ＥＥＰＲＯＭ）に書き込みを行なう場合、書き込み時に
印加される電圧は通常の素子の動作電圧よりも高い。このため、素子等の電気回路を保護するための回路が働
きだす電圧も書き込み電圧よりも高くしなければならな
い。しかし、通常の素子が動作する電圧よりも保護回路
が働くための電圧があまりに高すぎると、保護する素子
が破壊される可能性が高くなり、保護回路としての機能
を損なう危険性が高まる。

【０１５０】そこで第４の実施例で示した電子素子では
、外部から制御電極に印加される電圧によって保護回路
が動作する電圧を任意に変えられる。よって、容易でか
つ確実に特定回路の保護をすることができる。

【０１５１】従来より冷陰極放出を用いた素子は知られ
ているが、いずれの場合でも電子を放出する電極を形成
した状態で、パッケージ中に真空で封止するものである
。このような素子では、半導体装置と共存させることは
不可能である。また、真空中に封止するため素子表面に
は保護膜がない。このため電極の劣化が激しく再現性が
ない。本発明の電子素子では半導体装置の製造工程に準
拠して、素子を形成することができる。このため、半導
体装置との共存が可能であり、印加電極が保護膜で覆わ
れているため、電子素子の電気的特性の再現性が優れて
いる。

【０１５２】図１４に本発明の第５の実施例の電子素子
について示す。第５の実施例の電子素子の構成は、第２
の実施例の電子素子の構成に、対向電極が形成されてい
る窪み領域上の保護膜の表面に制御電極を設けている。第２の実施例でのべたように、図１４の電子素子は空間
６にマイクロクラックをもたせた膜あるいは低密度の膜
を形成するために、開口部の段差を大きくした場合の素
子断面図である。

【０１５３】半導体、導体、絶縁体の各種の基板１主面
上全面に酸化膜２が形成されている。酸化膜２上に１対
の対向電極１０を挟むように多結晶シリコン７の孤立パ
ターンが形成されている。多結晶シリコン７表面および
多結晶シリコン７以外の酸化膜２の上部に酸化膜３形成
されている。酸化膜３の一部にはレジストパターンを用
いて２つの多結晶シリコン７間の中程に開口部が形成さ
れている。ここで、酸化膜３は多結晶シリコン７の表面
を覆うように形成されており、開口部は基板１に垂直な
側壁をもつように形成されている。酸化膜３の上部には
、アルミニウムの金属配線４が積層される。

【０１５４】以上のように形成された金属配線４は酸化
膜３の開口部に位置合わせされて１対の対向電極１０の
端部１０ａを形成している。

【０１５５】さらに金属配線４の上部には、保護膜が全
面に積層されている。ここでは保護膜として酸化膜５を
用いている。

【０１５６】窪みの底面に形成された金属配線４の所定
領域は除去されている。除去された所定領域には酸化膜
２が露出している。さらに、保護膜となる酸化膜５が全
面に堆積されている。この時、窪み上部を保護膜が覆う
ように形成されている。さらに、酸化膜２表面には三角
形の酸化膜５が形成されている。また、窪みは保護膜の
堆積条件の関係で、窪み内にボイドと呼ばれる空間６が
形成されている。さらに保護膜表面に制御電極１１が形
成されている。

【０１５７】制御電極１１は電圧を印加して、窪み内の
電界を変化させるのに用いられる。すなわち、冷陰極放
出は電界によって電子を放出する。一方、第５の実施例
では、対向電極に電圧を印加して電界を発生させると同
時に、対向電極付近の電界を外部より変化させる。この
ようにして対向電極に印加する電圧（電界）とは別に対
向電極間の電流を制御するようにしている。この対向電
極間の電流を制御するために保護膜上に制御電極１１が
設けられている。

【０１５８】このような電子素子は、トランジスタのか
わりの能動素子として動作させることができる。また、
他の実施例と同じように特定回路の保護素子としても用
いることができる。

【０１５９】図１５に第４の実施例の電子素子の平面図
を示す。図１４と比べてその電子素子の構成を説明する
。領域１２は、対向電極１０となる金属配線４である。この対向電極間の距離はＡ（１０．０μｍ）である。

【０１６０】この電子素子は、対向電極１０間に堆積し
た溝１５の底部の絶縁膜にマイクロクラックや空間や低
密度領域を設け、電気的な導電を得るようにしている。これらにマイクロクラックや低密度領域は窪みを設けた
領域に絶縁膜を形成することによって実現している。こ
のため、溝１５は、対向電極間の距離Ａよりも長く１２
．０μｍで、その幅はＢで１．０μｍである。対向電極
間距離Ａは、電子素子の特性を変えるために比較的広い
範囲で設定できるが、その幅Ｂは、マイクロクラックや
低密度領域を形成するために１０．μｍ程度の寸法に限
定される。従って、１つのセルの対向電極は１．０μｍ
の長さとなる。流すことのできる電流値はセルを複数個
並列に接続することで変化させることができる。図１５
では、５個のセルを並列に接続している。

【０１６１】また、この実施例では対向電極１０と制御
電極１１に、オーバラップを設けたほうが電圧−電流特
性のバラツキを小さくすることができる。

【０１６２】また、第４の実施例で示した図は、図１５
のＥ−Ｅ’線での断面を示している。

【０１６３】図１６は図１５に示した電子素子が能動素
子として働くことを説明するための電圧−電流特性を示
す。

【０１６４】横軸は対向電極間に印加される電圧値であ
る。縦軸は対向電極間に流れる電流値を示す。パラメー
タは、制御電極に印加される電圧値である。

【０１６５】対向電極間電圧が、制御電極を０ボルトに
固定した状態では、５０ボルト付近までは対向電極間電
流はほとんど流れない。対向電極間電圧が６０ボルト以
上になると、対向電極間に流れる電流は急激に増加する
。電流があまり大きくなると電子素子が破壊するので、
この測定では対向電極間に流れる電流は１ｍＡに制限し
ている。

【０１６６】制御電極に印加される電圧値によって、対
向電極間に流れ始める電流の立ち上がり時の対向電極間
電圧が異なる。また、制御電極に印加される電圧値によ
って、対向電極間に流れる電流が約１ｍＡとなる対向電
極間電圧が異なる。

【０１６７】制御電極に印加される電圧が、負にバイア
スされるにつれて、対向電極間に流れ始める電流の立ち
上がり時の対向電極間電圧は小さく、また、対向電極間
に流れる電流が約１ｍＡとなる対向電極間電圧は小さい
。

【０１６８】例えば、制御電極に印加される電圧が、−
４０ボルトであれば、対向電極間に流れ始める電流の立
ち上がり時の対向電極間電圧は４０ボルトであり、対向
電極間に流れる電流が約１ｍＡとなる対向電極間電圧は
６５ボルト程度である。

【０１６９】以上のように、制御電極を備えた電子素子
では、その制御電極に印加する電圧を変化させることで
、電子素子の電圧−電流特性を制御することができる。

【０１７０】また、制御電極を持つ電子素子では、能動
素子となっておりその特性から真空管の３極管特性を有
している。このため、真空管を用いて構成されるような
電子回路に使用できることは言うまでもない。

【０１７１】以上の実施例では、第１層目の金属配線を
対向電極としているが、第２層目、第３層目などの金属
配線を対向電極に用いることができるのは言うまでもな
い。

【０１７２】また、制御電極を１つの場合の説明をして
いるが、複数の制御電極を設け、電圧−電流特性を変え
ることができることも言うまでもない。

【０１７３】以上説明したように、本発明の電子素子は
半導体集積回路素子の通常の製造工程をそのまま用いて
つくることができるため、特別な製造工程が不要であり
容易に実施可能である。また本発明の素子を保護回路に
用いる事により、高電圧、高電流（サージ、ノイズを含
む）による機能素子あるいは機器、システムの破壊を防
止できる。さらに本発明の素子を用いる事により、製造
工程（マスク）の共通化をはかりつつ素子製造後に回路
構成を変更できるため、できあがった素子をもちいて回
路構成を変更できる。従って短期間で回路の最適化と製
品化ができる。また外部から制御電圧に印加する電圧に
よって保護回路の動作する電圧を任意に変えられる利点
があるため、より容易かつ確実に特定回路の保護をする
ことができる。

【０１７４】

【発明の効果】以上説明したように、本発明の電子素子
は半導体集積回路素子の通常の製造工程をそのまま用い
てつくることができるため、特別な製造工程が不要であ
り容易に実施可能である。また本発明の素子を保護回路
に用いる事により、高電圧、高電流（サージ、ノイズを
含む）による機能素子あるいは機器、システムの破壊を
防止できる。さらに本発明の素子を用いる事により、製
造工程（マスク）の共通化をはかりつつ素子製造後に回
路構成を変更できるため、できあがった素子をもちいて
回路構成を変更できる。従って短期間で回路の最適化と
製品化ができる。また外部から制御電圧に印加する電圧
によって保護回路の動作する電圧を任意に変えられる利
点があるため、より容易かつ確実に特定回路の保護をす
ることができる。

【図面の簡単な説明】

【図１】本発明の電子素子の第１の実施例の断面構造を
説明する図

【図２】本発明の電子素子の第２の実施例の断面構造を
説明する図

【図３】本発明の電子素子の第３の実施例の断面構造を
説明する図

【図４】本発明の電子素子の電流電圧特性を説明する図

【図５】本発明の電子素子の電流電圧特性を説明する図

【図６】本発明の電子素子を回路に適用した第４の実施
例を示す図

【図７】第４の実施例の電子素子の電気特性を示す図

【
図８】第４の実施例の電子素子の電気特性を示す図

【図
９】本発明の電子素子を回路に適用した第５の実施例

【図１０】第５の実施例の電子素子の電気特性を示す図

【図１１】第５の実施例の電子素子の電気特性を示す図

【図１２】本発明の電子素子を回路に適用した第６の実
施例

【図１３】本発明の電子素子の第４の実施例の断面構造
を説明する図

【図１４】本発明の電子素子の第５の実施例の断面構造
を説明する図

【図１５】本発明の電子素子の平面図

【図１６】本発明の電子素子の真空管特性を説明する図

【図１７】従来の電子素子を説明する回路図

【符号の説明】

５　　基板６　　空間（ボイド）１０　　対向電極１１　　制御電極

Claims

【特許請求の範囲】

【請求項１】基板上に形成された第１の絶縁膜と、前記
第１の絶縁膜に形成された窪みと、前記第１の絶縁膜上
および前記窪み内に形成され、かつ前記窪み内で離間し
て形成された一対の対向電極と、前記対向電極の周辺に
形成された第２の絶縁膜からなる電子素子。
【請求項２】前記基板が半導体基板であることを特徴と
する請求項１の電子素子。
【請求項３】基板上に形成された第１の絶縁膜と、前記
第１の絶縁膜と第２の絶縁膜とで形成された窪みと、前
記第１の絶縁膜上および前記窪み内に形成され、かつ前
記窪み内で離間して形成された一対の対向電極と、前記
対向電極の周辺に形成された第３の絶縁膜からなる電子
素子。
【請求項４】前記対向電極の端部より冷陰極放出するこ
とを特徴とする請求項２の電子素子。
【請求項５】基板上に形成された第１の絶縁膜と、前記
第１の絶縁膜と第２の絶縁膜とで形成された窪みと、前
記第１の絶縁膜上および前記窪み内に形成され、かつ前
記窪み内で離間して形成された一対の対向電極と、前記
対向電極の周辺に形成された第３の絶縁膜を備え、前記
第１の絶縁膜上に形成された前記第３の絶縁膜の形状が
三角形である電子素子。
【請求項６】前記第３の絶縁膜は、第１，２の絶縁膜よ
り低密度の膜質であることを特徴とする請求項４の電子
素子。
【請求項７】前記第３の絶縁膜は、マイクロクラックが
生じていることを特徴とする請求項４の電子素子。
【請求項８】基板上に形成された第１の絶縁膜と、前記
第１の絶縁膜と第２の絶縁膜とで形成された窪みと、前
記第１の絶縁膜上および前記窪み内に形成され、かつ前
記窪み内で離間して形成された一対の対向電極と、前記
対向電極の周辺に形成された第３の絶縁膜と、前記第１
、２の絶縁膜および前記第３の絶縁膜で囲まれた前記窪
みの中に空間が設けられている電子素子。
【請求項９】前記空間内の圧力が減圧であることを特徴
とする請求項７の電子素子。
【請求項１０】基板上に形成された第１の絶縁膜と、前
記第１の絶縁膜と第２の絶縁膜とで形成された窪みと、
前記第１の絶縁膜上および前記窪み内に形成され、かつ
前記窪み内で離間して形成された一対の対向電極と、前
記対向電極の周辺に形成された第３の絶縁膜からなり、
対向電極間を流れる電流が印加電圧の２／３乗であるこ
とを特徴とする電子素子。
【請求項１１】基板上に形成された第１の絶縁膜と、前
記第１の絶縁膜と第２の絶縁膜とで形成された窪みと、
前記第１の絶縁膜上および前記窪み内に形成され、かつ
前記窪み内で離間して形成された一対の対向電極と、前
記対向電極の上部に形成された第３の絶縁膜と、前記第
３の絶縁膜上に形成された導電膜からなる電子素子。
【請求項１２】基板上に形成された第１の絶縁膜と、前
記第１の絶縁膜と第２の絶縁膜とで形成された窪みと、
前記第１の絶縁膜上および前記窪み内に形成され、かつ
前記窪み内で離間して形成された一対の対向電極と、前
記対向電極の上部に形成された第３の絶縁膜とからなり
、前記基板に半導体装置が併設されている電子素子。
【請求項１３】基板上に形成された第１の絶縁膜と、前
記第１の絶縁膜と第２の絶縁膜とで形成された窪みと、
前記第１の絶縁膜上および前記窪み内に形成され、かつ
前記窪み内で離間して形成された一対の対向電極と、前
記対向電極の上部に形成された第３の絶縁膜とからなる
電子素子であって、前記電子素子がスイッチング特性を
有する電子素子。
【請求項１４】基板上に形成された第１の絶縁膜と、前
記第１の絶縁膜と第２の絶縁膜とで形成された窪みと、
前記第１の絶縁膜上および前記窪み内に形成され、かつ
前記窪み内で離間して形成された一対の対向電極と、前
記対向電極の上部に形成された第３の絶縁膜とからなり
、前記基板に半導体装置が併設されており、前記半導体
装置のスイッチングを行なう電子素子。