JPH04225236A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04225236A JPH04225236A JP40761790A JP40761790A JPH04225236A JP H04225236 A JPH04225236 A JP H04225236A JP 40761790 A JP40761790 A JP 40761790A JP 40761790 A JP40761790 A JP 40761790A JP H04225236 A JPH04225236 A JP H04225236A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、より詳しくは、半導体層の中に電源供給
用の層を有する半導体装置及びその製造方法に関する。
造方法に関し、より詳しくは、半導体層の中に電源供給
用の層を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図５に例示する装置は、従来のｎｐｎ型
バイポーラトランジスタであり、その構造を以下に簡単
に説明する。
バイポーラトランジスタであり、その構造を以下に簡単
に説明する。
【０００３】即ち、ｐ型半導体基板５１上に設けられた
ｎ型のコレクタ層５２の上には、ｐ型のベース層５３が
形成され、また、ベース層５３の中央にはｎ型拡散層が
形成され、これがエミッタ層５４となっている。
ｎ型のコレクタ層５２の上には、ｐ型のベース層５３が
形成され、また、ベース層５３の中央にはｎ型拡散層が
形成され、これがエミッタ層５４となっている。
【０００４】さらに、コレクタ層５２に電圧を印加する
ために、コレクタ層５２の下部及び側部にｎ＋ 型導電
層５５が形成されている。
ために、コレクタ層５２の下部及び側部にｎ＋ 型導電
層５５が形成されている。
【０００５】なお、図中符号５６は素子分離酸化膜、５
７は、ベース領域を囲む領域に形成されたＳｉＯ２膜、
５８はベース電極、５９はエミッタ電極、６０はコレク
タ電極を示している。
７は、ベース領域を囲む領域に形成されたＳｉＯ２膜、
５８はベース電極、５９はエミッタ電極、６０はコレク
タ電極を示している。
【０００６】
【発明が解決しようとする課題】しかし、このような構
造のトランジスタにおいては、コレクタ層５２の下のｎ
＋ 型導電層５５とｐ型半導体基板５１との間にｐｎジ
ャンクションによる寄生容量が生じ、また、そのｎ＋
型導電層５５は一般に不純物拡散により形成されるため
に、その抵抗値を小さくするには固溶度との関係上限界
があり、これらの寄生容量、抵抗によりトランジスタの
高速化が妨げられるといった問題がある。
造のトランジスタにおいては、コレクタ層５２の下のｎ
＋ 型導電層５５とｐ型半導体基板５１との間にｐｎジ
ャンクションによる寄生容量が生じ、また、そのｎ＋
型導電層５５は一般に不純物拡散により形成されるため
に、その抵抗値を小さくするには固溶度との関係上限界
があり、これらの寄生容量、抵抗によりトランジスタの
高速化が妨げられるといった問題がある。
【０００７】本発明はこのような問題に鑑みてなされた
ものであって、電源供給のために半導体層中に設けられ
る導電層による寄生容量、抵抗を小さくしてトランジス
タの高速化を図ることができる半導体装置及びその製造
方法を提供することを目的とする。
ものであって、電源供給のために半導体層中に設けられ
る導電層による寄生容量、抵抗を小さくしてトランジス
タの高速化を図ることができる半導体装置及びその製造
方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記した課題は、図４に
例示するように、絶縁膜９の上に形成された高融点金属
シリサイド膜７と、該高融点金属シリサイド膜７に積層
された第一導電型のコレクタ層１１と、該コレクタ層１
１の側部を囲む素子分離酸化膜４と、該素子分離酸化膜
４と前記コレクタ層１１の間に形成されて、前記高融点
金属シリサイド膜７に接続される高不純物濃度の第一導
電型導電層５と、該第一導電型導電層５に接続されるコ
レクタ電極２０と、前記コレクタ層１１の上に形成され
る第二導電型のベース層１４と、該ベース層１４の上に
形成された第一導電型エミッタ層１８とによって構成さ
れるトランジスタを有する半導体装置によって達成する
。
例示するように、絶縁膜９の上に形成された高融点金属
シリサイド膜７と、該高融点金属シリサイド膜７に積層
された第一導電型のコレクタ層１１と、該コレクタ層１
１の側部を囲む素子分離酸化膜４と、該素子分離酸化膜
４と前記コレクタ層１１の間に形成されて、前記高融点
金属シリサイド膜７に接続される高不純物濃度の第一導
電型導電層５と、該第一導電型導電層５に接続されるコ
レクタ電極２０と、前記コレクタ層１１の上に形成され
る第二導電型のベース層１４と、該ベース層１４の上に
形成された第一導電型エミッタ層１８とによって構成さ
れるトランジスタを有する半導体装置によって達成する
。
【０００９】または、図１〜４に示すように、素子形成
基板１の素子形成領域Ｘに窒化膜３を形成する工程と、
該窒化膜３をマスクにして前記素子形成基板１の素子形
成領域Ｘ以外の領域に高濃度の一導電型不純物を導入す
る工程と、前記素子形成基板１の表面を酸化して前記窒
化膜３から露出した領域に素子分離酸化膜４を形成する
工程と、前記窒化膜３を除去する工程と、前記素子分離
酸化膜４に囲まれた前記素子形成基板１の表面に高融点
金属シリサイド膜７を形成する工程と、該高融点金属シ
リサイド７の上に、前記素子分離酸化膜４の上面と平坦
になる多結晶半導体膜８を形成する工程と、該多結晶半
導体膜８に一導電型の不純物を導入、拡散する工程と、
前記多結晶半導体膜８及び前記素子分離酸化膜４の上に
絶縁膜９を形成する工程と、該絶縁膜９に支持基板１０
を張り合わせる工程と、前記素子形成基板１を露出面か
ら薄層化し、前記素子分離酸化膜４を露出させる工程と
、前記素子分離酸化膜４により囲まれた領域に残存した
前記素子形成基板１に素子を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法によって達成する
。
基板１の素子形成領域Ｘに窒化膜３を形成する工程と、
該窒化膜３をマスクにして前記素子形成基板１の素子形
成領域Ｘ以外の領域に高濃度の一導電型不純物を導入す
る工程と、前記素子形成基板１の表面を酸化して前記窒
化膜３から露出した領域に素子分離酸化膜４を形成する
工程と、前記窒化膜３を除去する工程と、前記素子分離
酸化膜４に囲まれた前記素子形成基板１の表面に高融点
金属シリサイド膜７を形成する工程と、該高融点金属シ
リサイド７の上に、前記素子分離酸化膜４の上面と平坦
になる多結晶半導体膜８を形成する工程と、該多結晶半
導体膜８に一導電型の不純物を導入、拡散する工程と、
前記多結晶半導体膜８及び前記素子分離酸化膜４の上に
絶縁膜９を形成する工程と、該絶縁膜９に支持基板１０
を張り合わせる工程と、前記素子形成基板１を露出面か
ら薄層化し、前記素子分離酸化膜４を露出させる工程と
、前記素子分離酸化膜４により囲まれた領域に残存した
前記素子形成基板１に素子を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法によって達成する
。
【００１０】
【作 用】本発明によれば、バイポーラトランジスタ
のコレクタ層（素子形成基板）１１の下には第一導電型
のチタンシリサイド膜７が形成され、これが高不純物濃
度の第一導電型導電層５を通して基板上のコレクタ電極
１８に接続され、高融点金属シリサイド膜７はコレクタ
引出電極として作用するように構成されている。
のコレクタ層（素子形成基板）１１の下には第一導電型
のチタンシリサイド膜７が形成され、これが高不純物濃
度の第一導電型導電層５を通して基板上のコレクタ電極
１８に接続され、高融点金属シリサイド膜７はコレクタ
引出電極として作用するように構成されている。
【００１１】この場合、第一導電型高融点金属シリサイ
ド膜７の抵抗は、不純物導入によって導電化した半導体
層よりも低いためにコレクタ層１１の抵抗は小さくなる
。
ド膜７の抵抗は、不純物導入によって導電化した半導体
層よりも低いためにコレクタ層１１の抵抗は小さくなる
。
【００１２】また、素子分離用酸化膜に囲まれてコレク
タ層１１となる素子形成基板１は、その底部と側部を絶
縁膜９、素子分離酸化膜４により覆われており、寄生容
量が低減されることになる。
タ層１１となる素子形成基板１は、その底部と側部を絶
縁膜９、素子分離酸化膜４により覆われており、寄生容
量が低減されることになる。
【００１３】したがって、上記した素子形成基板１に形
成されるバイポーラトランジスタによれば、高速化がさ
らに図れることになる。
成されるバイポーラトランジスタによれば、高速化がさ
らに図れることになる。
【００１４】
【実施例】そこで、以下に本発明の詳細を図面に基づい
て説明する。図１〜４は、本発明の一実施例装置の製造
工程を示す断面図である。
て説明する。図１〜４は、本発明の一実施例装置の製造
工程を示す断面図である。
【００１５】図１（Ａ） において、符号１はシリコン
よりなる素子形成基板であり、その素子形成領域Ｘの上
面には膜厚２０ｎｍのシリコン酸化膜（ＳｉＯ２膜）２
、１５０ｎｍの窒化膜（Ｓｉ３Ｎ４ 膜）３が順に積層
されている。
よりなる素子形成基板であり、その素子形成領域Ｘの上
面には膜厚２０ｎｍのシリコン酸化膜（ＳｉＯ２膜）２
、１５０ｎｍの窒化膜（Ｓｉ３Ｎ４ 膜）３が順に積層
されている。
【００１６】このような状態において、Ｓｉ３Ｎ４ 膜
３をマスクにして、その周辺の素子形成基板１に砒素イ
オン（Ａｓ＋ ） をドーズ量１×１０１６／ｃｍ２
の条件で注入する。
３をマスクにして、その周辺の素子形成基板１に砒素イ
オン（Ａｓ＋ ） をドーズ量１×１０１６／ｃｍ２
の条件で注入する。
【００１７】次に、Ｓｉ３Ｎ４ 膜３を酸化防御マスク
に使用し、約９５０℃で素子形成基板３の表面を熱酸化
して厚さ８００ｎｍ程度の素子分離酸化膜４を形成する
（図１（Ｂ））。この場合、素子形成基板１中の砒素は
、酸化の際の熱によって活性化し、ｎ＋ 型導電層５と
なる。
に使用し、約９５０℃で素子形成基板３の表面を熱酸化
して厚さ８００ｎｍ程度の素子分離酸化膜４を形成する
（図１（Ｂ））。この場合、素子形成基板１中の砒素は
、酸化の際の熱によって活性化し、ｎ＋ 型導電層５と
なる。
【００１８】そして、Ｓｉ３Ｎ４ 膜３とＳｉＯ２膜２
をそれぞれ燐酸、弗酸によって除去した後に、スパッタ
法又は蒸着法によってチタン（Ｔｉ）膜６を２０ｎｍ程
度積層し（図１（Ｃ））、さらに、約６００℃の熱を加
え、素子形成領域Ｘの素子形成基板１とその上のＴｉ膜
６を化合物化してチタンシリサイド膜（ＴｉＳｉ２膜）
７を形成する（図２（Ｄ））。
をそれぞれ燐酸、弗酸によって除去した後に、スパッタ
法又は蒸着法によってチタン（Ｔｉ）膜６を２０ｎｍ程
度積層し（図１（Ｃ））、さらに、約６００℃の熱を加
え、素子形成領域Ｘの素子形成基板１とその上のＴｉ膜
６を化合物化してチタンシリサイド膜（ＴｉＳｉ２膜）
７を形成する（図２（Ｄ））。
【００１９】この後に、過酸化水素にアンモニアを４対
１の割合で混合した液を用いて、素子分離酸化膜４上の
Ｔｉ膜６を選択的に除去する。
１の割合で混合した液を用いて、素子分離酸化膜４上の
Ｔｉ膜６を選択的に除去する。
【００２０】次に、ＣＶＤ法により多結晶シリコン膜８
を厚さ５００ｎｍ程度に成長し（図２（Ｅ））、この多
結晶シリコン膜８を素子分離酸化膜４が露出するまで研
磨し、それらの上面を平坦化する（図２（Ｆ））。
を厚さ５００ｎｍ程度に成長し（図２（Ｅ））、この多
結晶シリコン膜８を素子分離酸化膜４が露出するまで研
磨し、それらの上面を平坦化する（図２（Ｆ））。
【００２１】この研磨を終えた状態で多結晶シリコン膜
８に砒素をイオン注入するが、その注入量は、砒素が拡
散される際に１×１０２０／ｃｍ２ となるように調整
する。
８に砒素をイオン注入するが、その注入量は、砒素が拡
散される際に１×１０２０／ｃｍ２ となるように調整
する。
【００２２】この後に、ＳｉＯ２又はＢＰＳＧよりなる
絶縁膜９をＣＶＤ法により１μｍ程度堆積する（図３（
Ｇ））。 ここで加える熱によって多結晶シリコン膜８中の砒素は
下方に拡散するが、砒素の素子形成基板１への侵入はチ
タンシリサイド膜７によって抑えられ、僅かな拡散にと
どまる。
絶縁膜９をＣＶＤ法により１μｍ程度堆積する（図３（
Ｇ））。 ここで加える熱によって多結晶シリコン膜８中の砒素は
下方に拡散するが、砒素の素子形成基板１への侵入はチ
タンシリサイド膜７によって抑えられ、僅かな拡散にと
どまる。
【００２３】次に、シリコンよりなる支持基板１０を絶
縁膜９に張り合わせ、約９００〜１０００℃の温度で加
熱し、それらを一体化する（図３（Ｈ））。
縁膜９に張り合わせ、約９００〜１０００℃の温度で加
熱し、それらを一体化する（図３（Ｈ））。
【００２４】そして、素子分離酸化膜４をエッチングス
トッパーに使用し、素子形成基板１の露出面を研削・研
磨して薄層化すると、図３（Ｉ） に示すように、素子
分離酸化膜４に囲まれた素子形成領域Ｘの凹部のみに素
子形成基板１が残る。これを素子形成層１１とする。
トッパーに使用し、素子形成基板１の露出面を研削・研
磨して薄層化すると、図３（Ｉ） に示すように、素子
分離酸化膜４に囲まれた素子形成領域Ｘの凹部のみに素
子形成基板１が残る。これを素子形成層１１とする。
【００２５】この場合の素子形成基板１は、その周囲が
ｎ＋ 型導電層５によって囲まれ、しかも、下方には、
ｎ型チタンシリサイド層７、ｎ＋ 型多結晶シリコン膜
８及び絶縁膜９が設けられた状態となっている。
ｎ＋ 型導電層５によって囲まれ、しかも、下方には、
ｎ型チタンシリサイド層７、ｎ＋ 型多結晶シリコン膜
８及び絶縁膜９が設けられた状態となっている。
【００２６】この後に、一般的に知られている工程にし
たがって素子形成層１１にバイポーラトランジスタを形
成する。
たがって素子形成層１１にバイポーラトランジスタを形
成する。
【００２７】このバイポーラトランジスタの構造を図４
に基づいて簡単に説明する。上記した素子形成層１１は
、予めｎ型化された素子形成基板１を用いるか、あるい
は、図３（Ｉ） の状態で燐イオンを注入する等によっ
てｎ型化されている。
に基づいて簡単に説明する。上記した素子形成層１１は
、予めｎ型化された素子形成基板１を用いるか、あるい
は、図３（Ｉ） の状態で燐イオンを注入する等によっ
てｎ型化されている。
【００２８】そして、この素子形成層１１の上には、素
子分離酸化膜４に延びるＳｉＯ２膜１２が形成され、ま
た、そのＳｉＯ２膜１２は、ベース形成領域の素子形成
層１１を露出する開口部１３を有している。さらに、こ
れらの上にはｐ型シリコン膜１４がエピタキシャル成長
され、ベース形成領域で素子形成層１１と接合するよう
に構成されている。この場合、素子形成層１１はコレク
タ層ｃとなり、この上のｐ型シリコン膜１４はベース層
ｂとなる。
子分離酸化膜４に延びるＳｉＯ２膜１２が形成され、ま
た、そのＳｉＯ２膜１２は、ベース形成領域の素子形成
層１１を露出する開口部１３を有している。さらに、こ
れらの上にはｐ型シリコン膜１４がエピタキシャル成長
され、ベース形成領域で素子形成層１１と接合するよう
に構成されている。この場合、素子形成層１１はコレク
タ層ｃとなり、この上のｐ型シリコン膜１４はベース層
ｂとなる。
【００２９】一方、ｐ型シリコン膜１４の上には、層間
絶縁膜１５が形成され、この層間絶縁膜１５には、ベー
ス層ｂの中央を露出する窓１６が設けられ、さらに、こ
の窓１６には、ｎ型不純物を含む多結晶シリコンよりな
るエミッタ引出電極１７が設けられている。
絶縁膜１５が形成され、この層間絶縁膜１５には、ベー
ス層ｂの中央を露出する窓１６が設けられ、さらに、こ
の窓１６には、ｎ型不純物を含む多結晶シリコンよりな
るエミッタ引出電極１７が設けられている。
【００３０】また、ｐ型シリコン膜１４の上部には、エ
ミッタ引出電極１７から拡散した不純物によりｎ型のエ
ミッタ拡散層１８が形成されている。
ミッタ引出電極１７から拡散した不純物によりｎ型のエ
ミッタ拡散層１８が形成されている。
【００３１】なお、図中符号１９は、エミッタ引出電極
１７に接続されたエミッタ電極、２０は、ＳｉＯ２膜１
２及び層間絶縁膜１５に形成されたコンタクトホール２
１を通してｎ＋ 型導電層５に接続されるコレクタ電極
、２２は、ｐ型シリコン膜１２に接続されるベース電極
を示している。
１７に接続されたエミッタ電極、２０は、ＳｉＯ２膜１
２及び層間絶縁膜１５に形成されたコンタクトホール２
１を通してｎ＋ 型導電層５に接続されるコレクタ電極
、２２は、ｐ型シリコン膜１２に接続されるベース電極
を示している。
【００３２】上述したバイポーラトランジスタにおいて
、コレクタ層ｃとなる素子形成層１１の下にはｎ型化し
たチタンシリサイド膜７が形成され、これがｎ＋ 型導
電層５を通してコレクタ電極２０に接続されることから
、チタンシリサイド膜７はコレクタ引出電極として作用
する。
、コレクタ層ｃとなる素子形成層１１の下にはｎ型化し
たチタンシリサイド膜７が形成され、これがｎ＋ 型導
電層５を通してコレクタ電極２０に接続されることから
、チタンシリサイド膜７はコレクタ引出電極として作用
する。
【００３３】そして、ｎ型チタンシリサイド膜７の抵抗
は、ｎ＋ 型化したシリコンのそれに比べて１／１０程
度となり、これによりコレクタ抵抗が小さくなる。また
、素子形成層１１は、その底部と側部を絶縁膜９、素子
分離酸化膜４により覆われており、寄生容量が低減され
ることになる。
は、ｎ＋ 型化したシリコンのそれに比べて１／１０程
度となり、これによりコレクタ抵抗が小さくなる。また
、素子形成層１１は、その底部と側部を絶縁膜９、素子
分離酸化膜４により覆われており、寄生容量が低減され
ることになる。
【００３４】したがって、上記した基板に形成されるバ
イポーラトランジスタによれば、高速化がさらに図れる
ことになる。
イポーラトランジスタによれば、高速化がさらに図れる
ことになる。
【００３５】なお、上記した実施例では、素子形成層１
１の下にチタンシリサイド膜７を形成したが、タングス
テン、モリブデン、その他の高融点金属シリサイド膜を
形成してもよい。
１の下にチタンシリサイド膜７を形成したが、タングス
テン、モリブデン、その他の高融点金属シリサイド膜を
形成してもよい。
【００３６】
【発明の効果】以上述べたように本発明によれば、バイ
ポーラトランジスタのコレクタ層（素子形成基板）の下
に第一導電型のチタンシリサイド膜を形成し、これを高
不純物濃度の第一導電型導電層を通して基板上のコレク
タ電極に接続して、高融点金属シリサイド膜をコレクタ
引出電極として作用するようにしたので、第一導電型高
融点金属シリサイド膜の抵抗は、不純物導入によって低
抵抗化した半導体層よりも低くなりコレクタ層の抵抗を
小さくすることが可能になる。
ポーラトランジスタのコレクタ層（素子形成基板）の下
に第一導電型のチタンシリサイド膜を形成し、これを高
不純物濃度の第一導電型導電層を通して基板上のコレク
タ電極に接続して、高融点金属シリサイド膜をコレクタ
引出電極として作用するようにしたので、第一導電型高
融点金属シリサイド膜の抵抗は、不純物導入によって低
抵抗化した半導体層よりも低くなりコレクタ層の抵抗を
小さくすることが可能になる。
【００３７】また、素子分離用酸化膜に囲まれてコレク
タ層となる素子形成基板は、その底部と側部を絶縁膜、
素子分離酸化膜により覆われているので、寄生容量を低
減することができる。
タ層となる素子形成基板は、その底部と側部を絶縁膜、
素子分離酸化膜により覆われているので、寄生容量を低
減することができる。
【００３８】したがって、本発明の素子形成層に形成す
るバイポーラトランジスタによれば、さらに高速化する
ことが可能になる。
るバイポーラトランジスタによれば、さらに高速化する
ことが可能になる。
【図１】本発明の一実施例装置の製造工程の一例を示す
断面図（その１）である。
断面図（その１）である。
【図２】本発明の一実施例装置の製造工程の一例を示す
断面図（その２）である。
断面図（その２）である。
【図３】本発明の一実施例装置の製造工程の一例を示す
断面図（その３）である。
断面図（その３）である。
【図４】本発明の一実施例装置を示す断面図である。
【図５】従来装置の一例を示す断面図である。
１ 素子形成基板
２ ＳｉＯ２膜
３ 窒化膜
４ 素子分離酸化膜
５ ｎ＋ 型導電層
６ チタン膜
７ チタンシリサイド膜
８ 多結晶シリコン膜
９ 絶縁膜
１０ 支持基板
１１ 素子形成層（コレクタ層）１４ ｐ
型シリコン膜（ベース層）１８ エミッタ拡散層 ２０ コレクタ電極
型シリコン膜（ベース層）１８ エミッタ拡散層 ２０ コレクタ電極
Claims (2)
- 【請求項１】 絶縁膜（９）の上に形成された高融点
金属シリサイド膜（７）と、該高融点金属シリサイド膜
（７）に積層された第一導電型のコレクタ層（１１）と
、該コレクタ層（１１）の側部を囲む素子分離酸化膜（
４）と、該素子分離酸化膜（４）と前記コレクタ層（１
１）の間に形成されて、前記高融点金属シリサイド膜（
７）に接続される高不純物濃度の第一導電型導電層（５
）と、該第一導電型導電層（５）に接続されるコレクタ
電極（２０）と、前記コレクタ層（１１）の上に形成さ
れる第二導電型のベース層（１４）と、該ベース層（１
４）の上に形成された第一導電型エミッタ層（１８）と
によって構成されるトランジスタを有する半導体装置。 - 【請求項２】素子形成基板（１）の素子形成領域（Ｘ）
に窒化膜（３）を形成する工程と、該窒化膜（３）をマ
スクにして前記素子形成基板（１）の素子形成領域（Ｘ
）以外の領域に高濃度の一導電型不純物を導入する工程
と、前記素子形成基板（１）の表面を酸化して前記窒化
膜（３）から露出した領域に素子分離酸化膜（４）を形
成する工程と、前記窒化膜（３）を除去する工程と、前
記素子分離酸化膜（４）に囲まれた前記素子形成基板（
１）の表面に高融点金属シリサイド膜（７）を形成する
工程と、該高融点金属シリサイド膜（７）の上に、前記
素子分離酸化膜（４）の上面と平坦になる多結晶半導体
膜（８）を形成する工程と、該多結晶半導体膜（８）に
一導電型の不純物を導入、拡散する工程と、前記多結晶
半導体膜（８）及び前記素子分離酸化膜（４）の上に絶
縁膜（９）を形成する工程と、該絶縁膜（９）に支持基
板（１０）を張り合わせる工程と、前記素子形成基板（
１）を露出面から薄層化し、前記素子分離酸化膜（４）
を露出させる工程と、前記素子分離酸化膜（４）により
囲まれた領域に残存した前記素子形成基板（１）に素子
を形成する工程とを有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40761790A JPH04225236A (ja) | 1990-12-27 | 1990-12-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40761790A JPH04225236A (ja) | 1990-12-27 | 1990-12-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04225236A true JPH04225236A (ja) | 1992-08-14 |
Family
ID=18517184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40761790A Withdrawn JPH04225236A (ja) | 1990-12-27 | 1990-12-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04225236A (ja) |
-
1990
- 1990-12-27 JP JP40761790A patent/JPH04225236A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |