JPH04220846A - 先着優先回路 - Google Patents
先着優先回路Info
- Publication number
- JPH04220846A JPH04220846A JP2404708A JP40470890A JPH04220846A JP H04220846 A JPH04220846 A JP H04220846A JP 2404708 A JP2404708 A JP 2404708A JP 40470890 A JP40470890 A JP 40470890A JP H04220846 A JPH04220846 A JP H04220846A
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- JP
- Japan
- Prior art keywords
- input
- priority
- simultaneous
- signal
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000001514 detection method Methods 0.000 abstract description 17
- 239000011159 matrix material Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 238000012544 monitoring process Methods 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
- Communication Control (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は先着優先回路に関する。
詳しくは、複数のパラレル入力信号の中から先着の信号
を制御信号として出力し、同着の場合は予め定められて
いる優先順位に従って、最も優先度の高い信号を出力す
る先着優先回路に関する。
を制御信号として出力し、同着の場合は予め定められて
いる優先順位に従って、最も優先度の高い信号を出力す
る先着優先回路に関する。
【０００２】例えば、電子計算機システム或いは通信シ
ステムの状態を監視し、障害が発生したときには警報信
号を出力するシステム監視が広く採用されている。この
ような、監視システムにおいては、障害をメージャ障害
、マイナ障害に区分し、その障害区分にしたがった警報
出力を行っている。しかし、警報出力がメージャ障害、
マイナ障害に区分して出力できないシステム構成で、メ
ージャ障害、マイナ障害の同時発生したときは、メージ
ャ障害を選択して出力することが必要である。
ステムの状態を監視し、障害が発生したときには警報信
号を出力するシステム監視が広く採用されている。この
ような、監視システムにおいては、障害をメージャ障害
、マイナ障害に区分し、その障害区分にしたがった警報
出力を行っている。しかし、警報出力がメージャ障害、
マイナ障害に区分して出力できないシステム構成で、メ
ージャ障害、マイナ障害の同時発生したときは、メージ
ャ障害を選択して出力することが必要である。
【０００３】かかる、先着優先回路は同時入力があった
ときでも、優先順位の高い信号を正しく選択して出力で
きる回路が要求されている。
ときでも、優先順位の高い信号を正しく選択して出力で
きる回路が要求されている。
【０００４】
【従来の技術】図６は従来例を説明する図であり、図に
おいて５１〜５３はフリップフロップ回路（以下ＦＦ回
路と称する）、５４〜５６は論理積回路（以下ＡＮＤ回
路と称する）をそれぞれ示している。
おいて５１〜５３はフリップフロップ回路（以下ＦＦ回
路と称する）、５４〜５６は論理積回路（以下ＡＮＤ回
路と称する）をそれぞれ示している。
【０００５】上述の回路は入力が入力Ａ〜入力Ｃの３入
力の例である。この回路で、ＦＦ回路５１〜５３に入力
される信号をクロックＣＫで打ち出力し、その反転出力
×Ｑにより他のＦＦ回路をリセットし、その信号が出力
している間は、他のＦＦ回路からは出力が出ないように
している。
力の例である。この回路で、ＦＦ回路５１〜５３に入力
される信号をクロックＣＫで打ち出力し、その反転出力
×Ｑにより他のＦＦ回路をリセットし、その信号が出力
している間は、他のＦＦ回路からは出力が出ないように
している。
【０００６】
【発明が解決しようとする課題】図６の回路においては
、入力した信号をＦＦ回路を用いて、クロックＣＫで打
って出力しているので、クロック１ビットの間に入った
出力は同時入力と判定される。
、入力した信号をＦＦ回路を用いて、クロックＣＫで打
って出力しているので、クロック１ビットの間に入った
出力は同時入力と判定される。
【０００７】したがって、同時入力があった場合には、
ＦＦ回路の出力により相互にリセットを行い、１ビット
ごとにヒゲ状の出力が発生する。図７は従来例のタイム
チャートを示し、同時に入力ＢとＣがあると、ＦＦ回路
５５と５６が相互にリセットをおこない、出力Ｂ、Ｃに
示すようにヒゲ状の出力を発生し、さらに同時に入力Ａ
とＢとＣがあると、出力Ａ、Ｂ、Ｃに示すように３つの
出力全部にヒゲ状の出力を発生する。
ＦＦ回路の出力により相互にリセットを行い、１ビット
ごとにヒゲ状の出力が発生する。図７は従来例のタイム
チャートを示し、同時に入力ＢとＣがあると、ＦＦ回路
５５と５６が相互にリセットをおこない、出力Ｂ、Ｃに
示すようにヒゲ状の出力を発生し、さらに同時に入力Ａ
とＢとＣがあると、出力Ａ、Ｂ、Ｃに示すように３つの
出力全部にヒゲ状の出力を発生する。
【０００８】図中のＰＯＲＳＴはパワーオンリセット信
号を示す。本発明は入力信号の優先順位を予め定めてお
き、複数のパラレル入力信号の中から先着の信号を制御
信号として出力し、同一クロック内で複数の入力があっ
た場合は定められた優先順位に従って、同時入力の中か
ら最も優先度の高い信号を正しく出力できる先着優先回
路を実現しようとする。
号を示す。本発明は入力信号の優先順位を予め定めてお
き、複数のパラレル入力信号の中から先着の信号を制御
信号として出力し、同一クロック内で複数の入力があっ
た場合は定められた優先順位に従って、同時入力の中か
ら最も優先度の高い信号を正しく出力できる先着優先回
路を実現しようとする。
【０００９】
【課題を解決するための手段】複数の入力を予め定めら
れている優先順序にしたがって並べ替えを行う入力選択
手段と、入力信号の変化点を検出する変化点検出手段と
、変化点検出手段の出力から同時入力があるか否かを判
定する同時入力検出手段と、同時入力検出手段で同時入
力があったことを検出したときは、優先順位にしたがっ
て、優先順位の低い信号をマスクする信号を作成する非
同時入力信号作成手段と、複数の入力信号の中から優先
順位にしたがって、選択出力する先着優先手段と、先着
優先手段の出力を元の順序に並べ替えを行う出力選択手
段とを備えたことを特徴とする。この構成をとることに
より同時入力の場合は定められている優先順序にしたが
って最も優先順位の高い入力信号を選択して出力するこ
とが可能となる。
れている優先順序にしたがって並べ替えを行う入力選択
手段と、入力信号の変化点を検出する変化点検出手段と
、変化点検出手段の出力から同時入力があるか否かを判
定する同時入力検出手段と、同時入力検出手段で同時入
力があったことを検出したときは、優先順位にしたがっ
て、優先順位の低い信号をマスクする信号を作成する非
同時入力信号作成手段と、複数の入力信号の中から優先
順位にしたがって、選択出力する先着優先手段と、先着
優先手段の出力を元の順序に並べ替えを行う出力選択手
段とを備えたことを特徴とする。この構成をとることに
より同時入力の場合は定められている優先順序にしたが
って最も優先順位の高い入力信号を選択して出力するこ
とが可能となる。
【００１０】
【作用】先着優先手段５０の先着優先判定はクロック１
ビットの範囲で行うので、クロック１ビットの中に複数
の入力があると、時間差があっても同着と判定する。
ビットの範囲で行うので、クロック１ビットの中に複数
の入力があると、時間差があっても同着と判定する。
【００１１】そこで変化点検出手段２０と同時入力検出
手段３０より同時入力があるか否かを判定し、同時入力
がある場合には、非同時入力信号作成手段４０により、
優先順位が低い信号をクロック１ビット分削除して、優
先順位の高い信号はそのまま先着優先手段５０に入力す
ることにより、同時入力があった場合でも確実に優先順
位の高い信号を出力することができる。
手段３０より同時入力があるか否かを判定し、同時入力
がある場合には、非同時入力信号作成手段４０により、
優先順位が低い信号をクロック１ビット分削除して、優
先順位の高い信号はそのまま先着優先手段５０に入力す
ることにより、同時入力があった場合でも確実に優先順
位の高い信号を出力することができる。
【００１２】入力選択手段１０は複数の入力信号を優先
順位の順序に並べ替えを行い、出力選択手段６０は先着
優先手段５０より出力する信号をもとの順序に並べ替え
を行うものである。
順位の順序に並べ替えを行い、出力選択手段６０は先着
優先手段５０より出力する信号をもとの順序に並べ替え
を行うものである。
【００１３】
【実施例】図２は本発明の実施例の入力マトリクス、変
化点検出回路、同時入力検出回路、非同時入力信号作成
回路を説明する図、図３は本発明の実施例の先着優先回
路、出力マトリクスを説明する図である。
化点検出回路、同時入力検出回路、非同時入力信号作成
回路を説明する図、図３は本発明の実施例の先着優先回
路、出力マトリクスを説明する図である。
【００１４】図２、図３において、１１は入力マトリク
ス、２１〜２６、５１〜５３はＦＦ回路、２７〜２９、
３２、３３、４１、４２、５４〜５６はＡＮＤ回路、３
１は否定論理積回路（以下ＮＡＮＤ回路と称する）、３
４は否定論理和回路（以下ＮＯＲ回路と称する）、６１
は出力マトリクスを示す。
ス、２１〜２６、５１〜５３はＦＦ回路、２７〜２９、
３２、３３、４１、４２、５４〜５６はＡＮＤ回路、３
１は否定論理積回路（以下ＮＡＮＤ回路と称する）、３
４は否定論理和回路（以下ＮＯＲ回路と称する）、６１
は出力マトリクスを示す。
【００１５】図２、図３は入力が３入力の例であり、例
えば入力信号を入力Ａ、入力Ｂ、入力Ｃの３入力とし、
優先順位を入力Ｂ＞入力Ｃ＞入力Ａとする。入力マトリ
クス１１は優先順位の高い順序に入力信号の並べ替えを
行う。即ち入力ＢをＦＦ回路２１に入力し、入力ＣをＦ
Ｆ回路２２に入力し、入力ＡをＦＦ回路２３に入力する
。
えば入力信号を入力Ａ、入力Ｂ、入力Ｃの３入力とし、
優先順位を入力Ｂ＞入力Ｃ＞入力Ａとする。入力マトリ
クス１１は優先順位の高い順序に入力信号の並べ替えを
行う。即ち入力ＢをＦＦ回路２１に入力し、入力ＣをＦ
Ｆ回路２２に入力し、入力ＡをＦＦ回路２３に入力する
。
【００１６】変化点検出回路２０Ａでは、入力信号をＦ
Ｆ回路２１〜２３に入力しクロックＣＫで打って出力し
、さらに次段のＦＦ回路２４〜２６で打つ。ＦＦ回路２
１〜２３の出力ＱとＦＦ回路２４〜２６の反転出力×Ｑ
のＡＮＤをＡＮＤ回路２７〜２９でとることにより、入
力信号の有無を検出する。
Ｆ回路２１〜２３に入力しクロックＣＫで打って出力し
、さらに次段のＦＦ回路２４〜２６で打つ。ＦＦ回路２
１〜２３の出力ＱとＦＦ回路２４〜２６の反転出力×Ｑ
のＡＮＤをＡＮＤ回路２７〜２９でとることにより、入
力信号の有無を検出する。
【００１７】次いで、ＮＡＮＤ回路３１とＮＯＲ回路３
４の出力から同時入力があるか否かを検出し、同時入力
がある場合には、優先順位の低いＦＦ回路をリセットす
るリセット信号をＡＮＤ回路４１、４２から発生する。 例えば、入力Ｂ、入力Ｃ、入力Ａが同時入力とするとＡ
ＮＤ回路４１、４２から発生する「０」によりＦＦ回路
２２、２３をリセットする。
４の出力から同時入力があるか否かを検出し、同時入力
がある場合には、優先順位の低いＦＦ回路をリセットす
るリセット信号をＡＮＤ回路４１、４２から発生する。 例えば、入力Ｂ、入力Ｃ、入力Ａが同時入力とするとＡ
ＮＤ回路４１、４２から発生する「０」によりＦＦ回路
２２、２３をリセットする。
【００１８】図２のＦＦ回路２４〜２６の出力■、■、
■は図３の■、■、■に入力される。５０に示す先着優
先回路は従来例で説明した回路と同じであるが、同時入
力はないので、従来例で説明したようなヒゲ状の出力が
でることはない。
■は図３の■、■、■に入力される。５０に示す先着優
先回路は従来例で説明した回路と同じであるが、同時入
力はないので、従来例で説明したようなヒゲ状の出力が
でることはない。
【００１９】出力マトリクス６１はＦＦ回路５１〜５３
の出力をもとの順序に並べ替えを行うものであり、ＦＦ
回路５１の出力を出力ＢにＦＦ回路５２の出力を出力Ｃ
にＦＦ回路５３の出力を出力Ａに接続する。
の出力をもとの順序に並べ替えを行うものであり、ＦＦ
回路５１の出力を出力ＢにＦＦ回路５２の出力を出力Ｃ
にＦＦ回路５３の出力を出力Ａに接続する。
【００２０】図４は本発明の実施例のタイムチャート（
入力Ａ＞入力Ｂ＞入力Ｃ）、図５は本発明の実施例のタ
イムチャート（入力Ｂ＞入力Ｃ＞入力Ａ）を示す。図４
において、■以前は３入力の内何れか１つが早く入力し
たので、早く入力した信号を出力し、■以降は同時入力
があり、優先順位の高い信号を出力している。■の直後
の出力は入力Ａ、入力Ｂが同時入力であり、優先順位の
高いＡを出力したことを示している。
入力Ａ＞入力Ｂ＞入力Ｃ）、図５は本発明の実施例のタ
イムチャート（入力Ｂ＞入力Ｃ＞入力Ａ）を示す。図４
において、■以前は３入力の内何れか１つが早く入力し
たので、早く入力した信号を出力し、■以降は同時入力
があり、優先順位の高い信号を出力している。■の直後
の出力は入力Ａ、入力Ｂが同時入力であり、優先順位の
高いＡを出力したことを示している。
【００２１】図５においては、■以前は図４と同様の動
作であり、■以降は同時入力があったときの動作を示し
、■の直後の出力は入力Ａ、入力Ｂが同時入力であり、
優先順位の高いＢを出力したことを示している。
作であり、■以降は同時入力があったときの動作を示し
、■の直後の出力は入力Ａ、入力Ｂが同時入力であり、
優先順位の高いＢを出力したことを示している。
【００２２】図２〜図６の実施例においては３入力の場
合の説明を行ったが、本発明は３入力に限定されるもの
ではなく、４入力以上の場合でも、回路の構成を増やす
ことにより容易に対応可能である。
合の説明を行ったが、本発明は３入力に限定されるもの
ではなく、４入力以上の場合でも、回路の構成を増やす
ことにより容易に対応可能である。
【００２３】
【発明の効果】本発明によれば、同時入力があった場合
でも、予め優先順位を定めておくことにより、優先順位
にしたがって同時入力の中で優先順位の一番高い入力に
対応する出力のみを発生することのできる先着優先回路
を得ることができる。
でも、予め優先順位を定めておくことにより、優先順位
にしたがって同時入力の中で優先順位の一番高い入力に
対応する出力のみを発生することのできる先着優先回路
を得ることができる。
【図１】 本発明の原理を説明するブロック図
【図２
】 本発明の実施例の入力マトリクス、変化点検出回
路、同時入力検出回路、非同時入力信号作成回路を説明
する図
】 本発明の実施例の入力マトリクス、変化点検出回
路、同時入力検出回路、非同時入力信号作成回路を説明
する図
【図３】 本発明の実施例の先着優先回路と出力マト
リクスを説明する図
リクスを説明する図
【図４】 本発明の実施例のタイムチャート（入力Ａ
＞入力Ｂ＞入力Ｃ）
＞入力Ｂ＞入力Ｃ）
【図５】 本発明の実施例のタイムチャート（入力Ｂ
＞入力Ｃ＞入力Ａ）
＞入力Ｃ＞入力Ａ）
【図６】 従来例を説明する図
【図７】 従来例のタイムチャート
１０ 入力選択手段
１１ 入力マトリクス
２０ 変化点検出手段
２０Ａ 変化点検出回路
３０ 同時入力検出手段
３０Ａ 同時入力検出回路
４０ 非同時入力信号作成手段
４０Ａ 非同時入力信号作成回路
５０ 先着優先手段
５０Ａ 先着優先回路
６０ 出力選択手段
６１ 出力マトリクス
２１〜２６、５１〜５３ ＦＦ回路
２７〜２９、３２、３３、４１、４２、５４〜５６
ＡＮＤ回路 ３１ ＮＡＮＤ回路 ３４ ＮＯＲ回路
ＡＮＤ回路 ３１ ＮＡＮＤ回路 ３４ ＮＯＲ回路
Claims (1)
- 【請求項１】 複数のパラレル入力信号の中から先着
の信号を制御信号として出力し、同時入力があった場合
は予め定められている優先順位に従って、同時入力の中
で最も優先度の高い信号を出力する先着優先回路であっ
て、複数の入力を予め定められている優先順序にしたが
って並べ替えを行う入力選択手段（１０）と、前記入力
選択手段（１０）から出力される入力信号の変化点を検
出する変化点検出手段（２０）と、前記変化点検出手段
（２０）の出力から同時入力があるか否かを判定する同
時入力検出手段（３０）と、前記同時入力検出手段（３
０）で同時入力があったことを検出したときは、優先順
位にしたがって、優先順位の低い信号をマスクする信号
を作成する非同時入力信号作成手段（４０）と、複数の
入力信号の中から優先順位にしたがって、選択出力する
先着優先手段（５０）と、前記先着優先手段（５０）の
出力を元の順序に並べ替えを行う出力選択手段（６０）
とを備えたことを特徴とする先着優先回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404708A JPH04220846A (ja) | 1990-12-21 | 1990-12-21 | 先着優先回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404708A JPH04220846A (ja) | 1990-12-21 | 1990-12-21 | 先着優先回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04220846A true JPH04220846A (ja) | 1992-08-11 |
Family
ID=18514364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2404708A Withdrawn JPH04220846A (ja) | 1990-12-21 | 1990-12-21 | 先着優先回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04220846A (ja) |
-
1990
- 1990-12-21 JP JP2404708A patent/JPH04220846A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |