JPH04219824A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH04219824A JPH04219824A JP2404411A JP40441190A JPH04219824A JP H04219824 A JPH04219824 A JP H04219824A JP 2404411 A JP2404411 A JP 2404411A JP 40441190 A JP40441190 A JP 40441190A JP H04219824 A JPH04219824 A JP H04219824A
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- JP
- Japan
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- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 238000000605 extraction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理装置、特に
、１つの命令アドレスによって複数の命令をフェッチし
、各命令を複数の実行ユニットに割り当てて並列実行す
るデータ処理装置に関する。
、１つの命令アドレスによって複数の命令をフェッチし
、各命令を複数の実行ユニットに割り当てて並列実行す
るデータ処理装置に関する。
【０００２】一般に、プロセッサの命令実行形式は、プ
ログラム順に各命令を処理するいわゆる逐次処理形式が
基本であるが、この形式では処理速度の面で限界があり
、より高速処理に適した処理形式が要求されている。
ログラム順に各命令を処理するいわゆる逐次処理形式が
基本であるが、この形式では処理速度の面で限界があり
、より高速処理に適した処理形式が要求されている。
【０００３】
【従来の技術】そこで、１つの命令アドレスによって複
数の命令をフェッチし、各命令を複数の実行ユニットに
割り当てて、並列実行する命令実行形式（例えばＳｕｐ
ｅｒｓｃａｌａｒ法）がある。
数の命令をフェッチし、各命令を複数の実行ユニットに
割り当てて、並列実行する命令実行形式（例えばＳｕｐ
ｅｒｓｃａｌａｒ法）がある。
【０００４】この形式では、１つの命令アドレスによっ
てフェッチされた命令列が、１個の命令アドレス部（Ｉ
Ａｉ）とｍ個の個別命令（ＩＲｉ０〜ＩＲｉｍ）とから
なる。
てフェッチされた命令列が、１個の命令アドレス部（Ｉ
Ａｉ）とｍ個の個別命令（ＩＲｉ０〜ＩＲｉｍ）とから
なる。
【０００５】各命令（ＩＲｉ０〜ＩＲｉｍ）のアドレス
（個別アドレス）は、命令アドレスＩＡｉから作られる
。例えば、ＩＡｉに０を加えて命令ＩＲｉ０の個別アド
レスを作り、ＩＡｉに１を加えて命令ＩＲｉ１の個別ア
ドレスＵＡｉ１を作り、……、ＩＡｉにｍを加えて命令
ＩＲｉｍの個別アドレスＵＡｉｍを作る。
（個別アドレス）は、命令アドレスＩＡｉから作られる
。例えば、ＩＡｉに０を加えて命令ＩＲｉ０の個別アド
レスを作り、ＩＡｉに１を加えて命令ＩＲｉ１の個別ア
ドレスＵＡｉ１を作り、……、ＩＡｉにｍを加えて命令
ＩＲｉｍの個別アドレスＵＡｉｍを作る。
【０００６】こうした命令実行形式によれば、各命令部
（ＩＲｉ０〜ＩＲｉｍ）を複数の命令実行ユニット（例
えば演算器）に割り当てて命令の並列処理化を図ること
ができ、処理速度を高速化することができる。
（ＩＲｉ０〜ＩＲｉｍ）を複数の命令実行ユニット（例
えば演算器）に割り当てて命令の並列処理化を図ること
ができ、処理速度を高速化することができる。
【０００７】
【発明が解決しようとする課題】しかしながら、かかる
従来のデータ処理装置にあっては、命令アドレス部（Ｉ
Ａｉ）の長さとほぼ同サイズの複数の個別アドレスが作
られるので、大容量のアドレスレジスタが必要となり、
回路規模が増大するといった問題点があった。
従来のデータ処理装置にあっては、命令アドレス部（Ｉ
Ａｉ）の長さとほぼ同サイズの複数の個別アドレスが作
られるので、大容量のアドレスレジスタが必要となり、
回路規模が増大するといった問題点があった。
【０００８】そこで、本発明は、命令列の各部に識別符
号を付与することにより、アドレスレジスタの必要容量
を削減して回路規模を小さくすることを目的としている
。
号を付与することにより、アドレスレジスタの必要容量
を削減して回路規模を小さくすることを目的としている
。
【０００９】
【課題を解決するための手段】本発明の請求項１は、そ
の原理構成図を図１に示すように、複数の命令（ＩＲｉ
０〜ＩＲｉｍ）を代表する命令アドレス（ＣＡｉ）によ
って、該複数の命令を読み込む命令読み込み手段と、該
命令アドレス、および、読み込まれた命令の数によって
複数の命令の各々を表す個別アドレス部（ＵＡｉ０〜Ｕ
Ａｉｍ）を発生する個別アドレス発生手段と、前記複数
の命令を代表する命令アドレス、および、各個別アドレ
ス部を抽出するアドレス抽出手段と、抽出された代表ア
ドレス部、および、各個別アドレス部のそれぞれに、共
通の識別符号（ＩＩＤｉ）を付与する符号付与手段と、
識別符号が付与された代表アドレス部を保持する代表ア
ドレス保持手段と、識別符号が付与された個別アドレス
部と対応する命令とをセットにして複数の命令セットを
生成し、各命令実行ユニットに割り当てる命令割り当て
手段と、を含むアドレス生成回路を備えたことを特徴と
し、また、本発明の請求項２は、その原理構成図を図２
に示すように、任意の命令セットに含まれる識別符号（
ＩＩＤｉ）と前記代表アドレス保持手段内の識別符号と
を照合する照合手段と、該照合手段における照合の結果
が一致の場合、該命令セット中の識別符号に対応する代
表アドレス部（ＣＡｉ）を代表アドレス保持手段から取
り出して、該命令セット中の個別アドレス部（ＵＡｉｊ
）とセットにする個別アドレス復元手段と、を含むアド
レス復元回路を備えたことを特徴とする。
の原理構成図を図１に示すように、複数の命令（ＩＲｉ
０〜ＩＲｉｍ）を代表する命令アドレス（ＣＡｉ）によ
って、該複数の命令を読み込む命令読み込み手段と、該
命令アドレス、および、読み込まれた命令の数によって
複数の命令の各々を表す個別アドレス部（ＵＡｉ０〜Ｕ
Ａｉｍ）を発生する個別アドレス発生手段と、前記複数
の命令を代表する命令アドレス、および、各個別アドレ
ス部を抽出するアドレス抽出手段と、抽出された代表ア
ドレス部、および、各個別アドレス部のそれぞれに、共
通の識別符号（ＩＩＤｉ）を付与する符号付与手段と、
識別符号が付与された代表アドレス部を保持する代表ア
ドレス保持手段と、識別符号が付与された個別アドレス
部と対応する命令とをセットにして複数の命令セットを
生成し、各命令実行ユニットに割り当てる命令割り当て
手段と、を含むアドレス生成回路を備えたことを特徴と
し、また、本発明の請求項２は、その原理構成図を図２
に示すように、任意の命令セットに含まれる識別符号（
ＩＩＤｉ）と前記代表アドレス保持手段内の識別符号と
を照合する照合手段と、該照合手段における照合の結果
が一致の場合、該命令セット中の識別符号に対応する代
表アドレス部（ＣＡｉ）を代表アドレス保持手段から取
り出して、該命令セット中の個別アドレス部（ＵＡｉｊ
）とセットにする個別アドレス復元手段と、を含むアド
レス復元回路を備えたことを特徴とする。
【００１０】
【作用】本発明では、フェッチされた命令列の代表アド
レス部（ＣＡｉ）およびｍ個の個別アドレス部（ＵＡｉ
０〜ＵＡｉｍ）のそれぞれに、共通の識別符号（ＩＩＤ
ｉ）が付与され、そして、識別符号を含む代表アドレス
部が代表アドレス保持手段に保持されるとともに、同じ
く識別符号を含む個別アドレスが対応する命令と共に各
命令実行ユニットに割り当てられる。
レス部（ＣＡｉ）およびｍ個の個別アドレス部（ＵＡｉ
０〜ＵＡｉｍ）のそれぞれに、共通の識別符号（ＩＩＤ
ｉ）が付与され、そして、識別符号を含む代表アドレス
部が代表アドレス保持手段に保持されるとともに、同じ
く識別符号を含む個別アドレスが対応する命令と共に各
命令実行ユニットに割り当てられる。
【００１１】一方、任意の命令ユニットで例えば分岐処
理が発生すると、その命令セット中の識別符号がキーワ
ードになって、代表アドレス保持手段の内容が検索され
、識別符号の一致する代表アドレス部とその命令セット
中の個別アドレス部とが組み合わされて、命令アドレス
が復元される。
理が発生すると、その命令セット中の識別符号がキーワ
ードになって、代表アドレス保持手段の内容が検索され
、識別符号の一致する代表アドレス部とその命令セット
中の個別アドレス部とが組み合わされて、命令アドレス
が復元される。
【００１２】ここで、ｍ個の命令実行ユニットで実行中
の命令のアドレス情報は、「代表アドレス部」および「
識別符号」で与えられる。これらは、１命令列ごとに１
つであり、例えば、命令列ｉに対して、各１つのＣＡｉ
およびＩＩＤｉが与えられる。
の命令のアドレス情報は、「代表アドレス部」および「
識別符号」で与えられる。これらは、１命令列ごとに１
つであり、例えば、命令列ｉに対して、各１つのＣＡｉ
およびＩＩＤｉが与えられる。
【００１３】従って、前記従来例のように、１命令列あ
たりｍ個の個別アドレス部（ＵＡｉ０〜ＵＡｉｍ）を保
持しなくてもよいから、アドレスレジスタの容量を削減
でき、回路規模を小さくすることができる。
たりｍ個の個別アドレス部（ＵＡｉ０〜ＵＡｉｍ）を保
持しなくてもよいから、アドレスレジスタの容量を削減
でき、回路規模を小さくすることができる。
【００１４】
【実施例】以下、本発明を図面に基づいて説明する。図
３〜図７は本発明に係るデータ処理装置の一実施例を示
す図である。
３〜図７は本発明に係るデータ処理装置の一実施例を示
す図である。
【００１５】まず、図３を参照しながら、本実施例のア
ドレス生成回路について説明する。１０はキャッシュメ
モリ（命令読み込み手段）であり、キャッシュメモリ１
０には予めいくつかの命令列が格納されている。
ドレス生成回路について説明する。１０はキャッシュメ
モリ（命令読み込み手段）であり、キャッシュメモリ１
０には予めいくつかの命令列が格納されている。
【００１６】ＩＡｉは１つの命令列の命令アドレス、Ｃ
Ａｉはその命令列の代表アドレス部、ＵＡｉ０〜ＵＡｉ
ｍはｍ個の個別アドレス部、ＩＲｉ０〜ＩＲｉｍはｍ個
の命令部である。 ＣＡｉはＩＡｉ（例えば３２ビッ
ト）の上位側の複数ビット（例えば２７ビット）で表さ
れる。ＩＡｉの残りのビット（例えば下位側２ビットを
除く３ビット）でＵＡｉ０が表され、ＵＡｉ１〜ＵＡｉ
ｍは、ＵＡｉ０に＋１、＋２、・・・ｍを加算して求め
られる。
Ａｉはその命令列の代表アドレス部、ＵＡｉ０〜ＵＡｉ
ｍはｍ個の個別アドレス部、ＩＲｉ０〜ＩＲｉｍはｍ個
の命令部である。 ＣＡｉはＩＡｉ（例えば３２ビッ
ト）の上位側の複数ビット（例えば２７ビット）で表さ
れる。ＩＡｉの残りのビット（例えば下位側２ビットを
除く３ビット）でＵＡｉ０が表され、ＵＡｉ１〜ＵＡｉ
ｍは、ＵＡｉ０に＋１、＋２、・・・ｍを加算して求め
られる。
【００１７】１１は符号発生回路であり、この回路１１
は、１つのフェッチ命令列に対して１種類の識別符号（
ＩＩＤｉ）を発生する。１２はアドレス抽出・符号付与
回路（アドレス抽出手段、符号付与手段）であり、この
回路１２は、１つの命令列から、代表アドレス部ＣＡｉ
およびｍ個の個別アドレス部ＵＡｉ０〜ＵＡｉｍを分離
・抽出し、これらの抽出各部に対して共通の識別符号Ｉ
ＩＤｉを付与する（図４参照）。すなわち、回路１２か
らは、［ＩＩＤｉ＋ＣＡｉ］［ＩＩＤｉ＋Ａｉ０］［Ｉ
ＩＤｉ＋ＵＡｉ１］〜［ＩＩＤｉ＋ＵＡｉｍ］が取り出
される。
は、１つのフェッチ命令列に対して１種類の識別符号（
ＩＩＤｉ）を発生する。１２はアドレス抽出・符号付与
回路（アドレス抽出手段、符号付与手段）であり、この
回路１２は、１つの命令列から、代表アドレス部ＣＡｉ
およびｍ個の個別アドレス部ＵＡｉ０〜ＵＡｉｍを分離
・抽出し、これらの抽出各部に対して共通の識別符号Ｉ
ＩＤｉを付与する（図４参照）。すなわち、回路１２か
らは、［ＩＩＤｉ＋ＣＡｉ］［ＩＩＤｉ＋Ａｉ０］［Ｉ
ＩＤｉ＋ＵＡｉ１］〜［ＩＩＤｉ＋ＵＡｉｍ］が取り出
される。
【００１８】これらのうち、［ＩＩＤｉ＋ＣＡｉ］は、
アドレスレジスタ（代表アドレス保持手段）１３に格納
され、残りの［ＩＩＤｉ＋Ａｉ０］〜［ＩＩＤｉ＋ＵＡ
ｉｍ］は、各々対応する命令ＩＲｉ０〜ＩＲｉｍと組み
合わされた後、割り当て回路（命令割り当て手段）１４
により各命令実行ユニットＭ０、Ｍ１、……Ｍｍに割り
当てられる。
アドレスレジスタ（代表アドレス保持手段）１３に格納
され、残りの［ＩＩＤｉ＋Ａｉ０］〜［ＩＩＤｉ＋ＵＡ
ｉｍ］は、各々対応する命令ＩＲｉ０〜ＩＲｉｍと組み
合わされた後、割り当て回路（命令割り当て手段）１４
により各命令実行ユニットＭ０、Ｍ１、……Ｍｍに割り
当てられる。
【００１９】ここで、各命令実行ユニットＭ０、Ｍ１、
……Ｍｍをパイプライン動作させ、その段数をｎ段（例
えばｎ＝５）とすると、キャッシュメモリ１０から取り
込まれる命令列は最大で５本となる。従って、アドレス
レジスタ１３内には最大で、５個の代表アドレス部と５
個の識別符号のペアが存在する。
……Ｍｍをパイプライン動作させ、その段数をｎ段（例
えばｎ＝５）とすると、キャッシュメモリ１０から取り
込まれる命令列は最大で５本となる。従って、アドレス
レジスタ１３内には最大で、５個の代表アドレス部と５
個の識別符号のペアが存在する。
【００２０】アドレスレジスタ１３の所要容量は、かか
る最大のペア数を考慮して設定する。具体的には、代表
アドレス部ＣＡｉのビット数に識別符号ＩＩＤｉのビッ
ト数を足してｎを乗じ、これに［（識別符号ＩＩＤｉの
ビット数＋個別アドレスＵＡｉｊのビット数）×命令数
ｍ×命令列数ｎ］の答を加算した値が所要の総容量とな
る。
る最大のペア数を考慮して設定する。具体的には、代表
アドレス部ＣＡｉのビット数に識別符号ＩＩＤｉのビッ
ト数を足してｎを乗じ、これに［（識別符号ＩＩＤｉの
ビット数＋個別アドレスＵＡｉｊのビット数）×命令数
ｍ×命令列数ｎ］の答を加算した値が所要の総容量とな
る。
【００２１】すなわち、図５に示すように、ＣＡｉのビ
ット数を２７、ＩＩＤｉのビット数を３、ＵＡｉｊ（但
し、ｊは０〜ｍ）のビット数を３、ｍを４とすると、所
要容量Ｍｍａｘは、式１で求められる。
ット数を２７、ＩＩＤｉのビット数を３、ＵＡｉｊ（但
し、ｊは０〜ｍ）のビット数を３、ｍを４とすると、所
要容量Ｍｍａｘは、式１で求められる。
【００２２】
【式１】
Ｍｍａｘ＝［（ＣＡｉ＋ＩＩＤｉ）×ｎ］＋［（Ｉ
ＩＤｉ＋ＵＡｉｊ）×ｍ×ｎ］ ＝［（２
７＋３）×５］＋［（３＋３）×４×５］
＝２７０（ビット） これに対し、前述の従来例における所要容量Ｍ’ｍａｘ
は、命令列ｎ×命令数ｍ×命令アドレス（本実施例のＩ
Ａｉに相当し、ビット数は下位側の２ビットを除く３０
ビット）で与えられ、ｍ＝４、ｎ＝５とすると、Ｍ’ｍ
ａｘは、６００（ビット）にもなり、本実施例のＭｍａ
ｘに比べて２．２倍になる。
ＩＤｉ＋ＵＡｉｊ）×ｍ×ｎ］ ＝［（２
７＋３）×５］＋［（３＋３）×４×５］
＝２７０（ビット） これに対し、前述の従来例における所要容量Ｍ’ｍａｘ
は、命令列ｎ×命令数ｍ×命令アドレス（本実施例のＩ
Ａｉに相当し、ビット数は下位側の２ビットを除く３０
ビット）で与えられ、ｍ＝４、ｎ＝５とすると、Ｍ’ｍ
ａｘは、６００（ビット）にもなり、本実施例のＭｍａ
ｘに比べて２．２倍になる。
【００２３】従って、本実施例によれば、アドレスレジ
スタの容量を半分以下に削減でき、回路規模を小さくす
ることができる。次に、図６を参照しながら、本実施例
のアドレス復元回路を説明する。
スタの容量を半分以下に削減でき、回路規模を小さくす
ることができる。次に、図６を参照しながら、本実施例
のアドレス復元回路を説明する。
【００２４】図６において、上述のアドレス生成回路と
共通するアドレスレジスタ１３内には、パイプライン段
数分の代表アドレス部ＣＡ０、ＣＡ１、……ＣＡｉ、…
…ＣＡｎおよび識別符号ＩＩＤ０、ＩＩＤ１、……ＩＩ
Ｄｉ、……ＩＩＤｍが保持されている。なお、同一の添
字でペア関係を表している。
共通するアドレスレジスタ１３内には、パイプライン段
数分の代表アドレス部ＣＡ０、ＣＡ１、……ＣＡｉ、…
…ＣＡｎおよび識別符号ＩＩＤ０、ＩＩＤ１、……ＩＩ
Ｄｉ、……ＩＩＤｍが保持されている。なお、同一の添
字でペア関係を表している。
【００２５】今、任意の命令実行ユニットで例えば分岐
処理が発生すると、その命令実行ユニットに割り当てら
れていた命令の個別アドレスＵＡｉｊと識別符号ＩＩＤ
ｉのセットがアドレス復元回路に送られてくる。
処理が発生すると、その命令実行ユニットに割り当てら
れていた命令の個別アドレスＵＡｉｊと識別符号ＩＩＤ
ｉのセットがアドレス復元回路に送られてくる。
【００２６】比較回路（照合手段）２１は、その識別符
号ＩＩＤｉをキーワードとしてアドレスレジスタ１３の
識別符号テーブルを検索し、識別符号が一致すると一致
信号ＳＣＭＰを出力する。選択回路（個別アドレス復元
手段）２２は、この一致信号ＳＣＭＰに従ってアドレス
レジスタ１３から代表アドレス部ＣＡｉを取り出し、こ
のＣＡｉと個別アドレスＵＡｉｊとを組み合せて命令ア
ドレスＩＡｉｊを復元する。なお、図７はＩＩＤｉ、Ｃ
Ａｉ、ＵＡｉｊおよびＩＡｉｊにそれぞれ具体的な値を
与えたもので、ＩＩＤｉ（１０１）を同一とするＣＡｉ
（０００〜００１）がアドレスレジスタ１３から取り出
され、このＣＡｉとＵＡｉｊ（１００）とが組み合わさ
れて、ＩＡｉｊ（０００〜０１１１００００）が復元さ
れている。従って、プログラムフロー制御命令、例えば
分岐命令の実行に必要な命令アドレスを支障なく復元す
ることができる。 以上説明したように、本実施例に
よれば、１つの命令列の各部に共通の識別符号を与えた
ことにより、アドレスレジスタの容量を増大することな
く、例えば分岐命令の実行に必要な命令アドレスを支障
なく復元できるようになった。かかる作用からは、当然
のことながら回路規模を小さくできる効果が得られる。 これは、特に、集積回路にとって有用な技術である。し
かも、命令アドレスの管理を簡素化できるとともに、配
線の複雑化を回避できる効果も得られる。
号ＩＩＤｉをキーワードとしてアドレスレジスタ１３の
識別符号テーブルを検索し、識別符号が一致すると一致
信号ＳＣＭＰを出力する。選択回路（個別アドレス復元
手段）２２は、この一致信号ＳＣＭＰに従ってアドレス
レジスタ１３から代表アドレス部ＣＡｉを取り出し、こ
のＣＡｉと個別アドレスＵＡｉｊとを組み合せて命令ア
ドレスＩＡｉｊを復元する。なお、図７はＩＩＤｉ、Ｃ
Ａｉ、ＵＡｉｊおよびＩＡｉｊにそれぞれ具体的な値を
与えたもので、ＩＩＤｉ（１０１）を同一とするＣＡｉ
（０００〜００１）がアドレスレジスタ１３から取り出
され、このＣＡｉとＵＡｉｊ（１００）とが組み合わさ
れて、ＩＡｉｊ（０００〜０１１１００００）が復元さ
れている。従って、プログラムフロー制御命令、例えば
分岐命令の実行に必要な命令アドレスを支障なく復元す
ることができる。 以上説明したように、本実施例に
よれば、１つの命令列の各部に共通の識別符号を与えた
ことにより、アドレスレジスタの容量を増大することな
く、例えば分岐命令の実行に必要な命令アドレスを支障
なく復元できるようになった。かかる作用からは、当然
のことながら回路規模を小さくできる効果が得られる。 これは、特に、集積回路にとって有用な技術である。し
かも、命令アドレスの管理を簡素化できるとともに、配
線の複雑化を回避できる効果も得られる。
【００２７】
【発明の効果】本発明によれば、１命令列の各部に共通
の識別符号を付与したので、命令毎の個別アドレスを保
持する必要がなくなり、アドレスレジスタの必要容量を
削減することができ、回路規模を小さくすることができ
る。
の識別符号を付与したので、命令毎の個別アドレスを保
持する必要がなくなり、アドレスレジスタの必要容量を
削減することができ、回路規模を小さくすることができ
る。
【図１】本発明の請求項１に係る概念構成図である。
【図２】本発明の請求項２に係る概念構成図である。
【図３】一実施例のアドレス生成回路の構成図である。
【図４】一実施例のアドレス生成動作の概念図である。
【図５】一実施例のアドレス生成動作を具体的に示す図
である。
である。
【図６】一実施例のアドレス復元回路の構成図である。
【図７】一実施例のアドレス復元動作を具体的に示す図
である。
である。
Ｍ０、Ｍ１、……Ｍｍ：命令実行ユニット１０：キャッ
シュメモリ（命令読み込み手段）１２：アドレス抽出・
符号付与回路（アドレス抽出手段、符号付与手段） １３：アドレスレジスタ（代表アドレス保持手段）１４
：割り当て回路（命令割り当て手段）２１：比較回路（
照合手段）
シュメモリ（命令読み込み手段）１２：アドレス抽出・
符号付与回路（アドレス抽出手段、符号付与手段） １３：アドレスレジスタ（代表アドレス保持手段）１４
：割り当て回路（命令割り当て手段）２１：比較回路（
照合手段）
Claims (2)
- 【請求項１】複数の命令（ＩＲｉ０〜ＩＲｉｍ）を代表
する命令アドレス（ＣＡｉ）によって、該複数の命令を
読み込む命令読み込み手段と、該命令アドレス、および
、読み込まれた命令の数によって複数の命令の各々を表
す個別アドレス部（ＵＡｉ０〜ＵＡｉｍ）を発生する個
別アドレス発生手段と、前記複数の命令を代表する命令
アドレス、および、各個別アドレス部を抽出するアドレ
ス抽出手段と、抽出された代表アドレス部、および、各
個別アドレス部のそれぞれに、共通の識別符号（ＩＩＤ
ｉ）を付与する符号付与手段と、識別符号が付与された
代表アドレス部を保持する代表アドレス保持手段と、識
別符号が付与された個別アドレス部と対応する命令とを
セットにして複数の命令セットを生成し、各命令実行ユ
ニットに割り当てる命令割り当て手段と、を含むアドレ
ス生成回路を備えたことを特徴とするデータ処理装置。 - 【請求項２】任意の命令セットに含まれる識別符号と前
記代表アドレス保持手段内の識別符号とを照合する照合
手段と、該照合手段における照合の結果が一致の場合、
該命令セット中の識別符号に対応する代表アドレス部を
代表アドレス保持手段から取り出して、該命令セット中
の個別アドレス部とセットにする個別アドレス復元手段
と、を含むアドレス復元回路を備えたことを特徴とする
請求項（１）記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404411A JPH04219824A (ja) | 1990-12-20 | 1990-12-20 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404411A JPH04219824A (ja) | 1990-12-20 | 1990-12-20 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04219824A true JPH04219824A (ja) | 1992-08-10 |
Family
ID=18514089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2404411A Withdrawn JPH04219824A (ja) | 1990-12-20 | 1990-12-20 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04219824A (ja) |
-
1990
- 1990-12-20 JP JP2404411A patent/JPH04219824A/ja not_active Withdrawn
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980312 |