JPH04218836A - リソース・スコアボーダおよびデータ処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【発明の利用分野】本発明は、データ処理装置に関し、
さらに詳しくは、パイプラインド・マイクロプロセッサ
においてインストラクション・ストリームを実行する際
、レジスタ・ファイルにおけるスコアボード・ビットの
能力を、全複数サイクルの演算にまで拡張する装置に関
する。

【０００２】

【発明の背景】インテル・コーポレーションに譲渡され
、１９９０年１月２日に交付された発明者デビッド・ブ
ッデ他による米国特許第４，８９１，７５３号、発明の
名称「マイクロプロセッサ・チップにおけるレジスタ・
スコアボーディング」には、スコアボーディング技術を
用いることによってパイプラインド・マイクロプロセッ
サにおいてインストラクション・ストリームを実行する
際、アイドル時間を最小にする装置が示されている。 マイクロインストラクションは、マイクロインストラク
ション・バスに配置され、マイクロインストラクション
・バリド・ラインがアサートされる。ロード・マイクロ
インストラクションがデコードされる時読出しオペレー
ションがバス制御論理装置に送られ、デスティネーショ
ン・レジスタはビジーとしてマークされ、実行は次のカ
レント・マイクロインストラクションに進行する。マー
キングは、前のインストラクションの完了を妨害するこ
となくカレント・インストラクションを実行することが
できるかどうかに関する表示を行う。レジスタのマーキ
ングから、「スコアボーディング」という言葉が生じる
。カレント・マイクロインストラクションの実行は、そ
のソースとデスティネーション・レジスタが“ビジー”
としてマークされないならば進行する。しかし、そうで
ないならば、マイクロインストラクション・バリド・ラ
インは、カレント・マイクロインストラクションがマイ
クロインストラクション・バスに現れた直後、非アサー
トされる。それにより、カレント・マイクロインストラ
クションはキャンセルされ、その後再発行されなければ
ならない。読出し演算の結果としてデータがリターンさ
れる場合、デスティネーション・レジスタは“ビジーで
ない”とマークされる。

【０００３】本発明の目的は、ロード・インストラクシ
ョンの他、全ての複数サイクルの演算を包含するよう従
来のスコアボーディング技術を拡張することである。

【０００４】

【発明の概要】上記目的は、マイクロインストラクショ
ン・バスのカレント・マイクロインストラクションがバ
リド（有効）であることを知らせるよう　Ｓｃｂｏｋ　
　ラインをドライブする方法と装置を提供することによ
り達成することができる。その後、情報は、クロック・
サイクルの第１フェーズにおいてマシン・バスに駆動さ
れる。インストラクションにより必要とされるソース・
オペランドは、上記クロック・サイクルの第２フェーズ
において読出される。インストラクションを実行するた
め上記オペランドにより必要とされているリソースは、
それらが全て使用可能であるかどうかを調べるためチェ
ックされる。Ｓｃｂｏｋ　信号は、インストラクション
により必要とされるいずれか１つのリソースがビジーで
あるならばアサートされる。全てのリソースに、上記イ
ンストラクションの実行に関して行われるどんな仕事も
キャンセルさせる装置が提供されており、それによって
、インストラクションを決して発行しない装置が休止し
ているかのように見える。その後、インストラクション
は、次のクロック・サイクルにおいて再発行される。以
下、添付の図面に基づいて、本発明の実施例に関し説明
する。

【実施例】

【０００５】図１において、マイクロプロセッサは、５
つの主な装置、すなわち乗算／除算装置２と、実行装置
４と、レジスタ・ファイル６と、インストラクション・
デコーダ８とメモリ・インタフェイス装置９とに分割さ
れている。以下に、各装置について簡単に説明する。

【０００６】インストラクション・デコーダ８インスト
ラクション・デコーダ８は、インストラクション・キャ
ッシュと、インストラクション・シーケンサ（ＩＳ）と
、ＲＯＭ（Ｉ−キャッシュ）を含んでいる。 Ｉ−キャッシュは、サイクルごとにインストラクション
・シーケンサにインストラクションを供給する。それは
、両方向セット−連想インストラクション・キャッシュ
とマイクロコードＲＯＭを含んでいる。Ｉ−キャッシュ
とＲＯＭは、基本的には１つの構造である。ＲＯＭは、
キャッシュのオールウェイズ−ヒット部分である。 これにより、アレイのコラム・ラインであっても、それ
は、インストラクション・キャッシュと同じ論理装置を
共有することができる。Ｉ−キャッシュは、４ワードの
幅で、インストラクション・シーケンサ（ＩＳ）にクロ
ック当たり４ワードを供給することができる。それは、
インストラクション・アドレスのアライメントに関係な
く、クロック当たり３または４ワードを一貫して供給す
る。Ｉ−キャッシュも、インストラクション・フェッチ
がＩ−キャッシュを見落とした場合に使用される外部フ
ェッチ操作論理装置を含んでいる。

【０００７】インストラクション・シーケンサ（ＩＳ）
は、Ｉ−キャッシュからの４つの入インストラクション
・ワードをデコードする。それは、クロック当たり最高
３つのインストラクションをデコードしかつ発行するこ
とができるが、それは２つのクロックにおいて５個以上
のインストラクションを発行することはできない。ＩＳ
は、インストラクション間の依存性を検出し、クロック
当たり可能な限り多数のインストラクションを発行する
。ＩＳは、直接的に分岐を実行する。それは、マイクロ
コードを必要としている少数のインストラクションに関
するマイクロコードにベクトルし、かつ割込みおよび障
害を処理する。

【０００８】レジスタ・ファイル（６）レジスタ・ファ
イル（ＲＦ）は、１６個のローカル・レジスタと１６個
のグローバル・レジスタを有している。それは、マイク
ロコードによってのみ使用される少数のスクラッチ・レ
ジスタを有する。それは、アーキテクチャにより指定さ
れる３２個のリテラル（０−３１定数）を作る。ＲＦは
、マシンの並行性をサポートするため４つの独立読出し
部分と２つの独立書込み部分を有している。また、それ
は、レジスタ・スコアボーディング論理装置をチェック
しかつ保持する。

【０００９】実行装置（ＥＵ−１２）ＥＵは、本発明が
実行されているマイクロプロセッサの単純な整数および
順序数の演算の全てを実行する。全演算は、単一サイク
ルを採用している。それは、３２−ビットのキャリ・ル
ック・アヘッド・アダーと、ブール論理装置と、３２−
ビットのバレル・シフタと、比較器と、コンディション
・コード論理装置を有する。

【００１０】乗算−除算装置（ＭＤＵ−１０）ＭＤＵは
、整数／順序数の乗算、除算、剰余、およびモジュロ演
算を行う。それは、８−ビット／クロック乗算および１
−ビット／クロック除算を行う。乗算は、４クロックの
スループットと５クロックの待ち時間を有し、除算は、
３７クロックのスループットと３８クロックの待ち時間
を有している。

【００１１】メモリ・インタフェイス装置（９）メモリ
・インタフェイス装置９は、アドレス発生装置（ＡＧＵ
）とローカル・レジスタ・キャッシュ（ＬＲＣ）を含ん
でいる。ＡＧＵは、整数実行装置と並列に有効アドレス
の計算を行う。それは、ロード−有効−アドレス・イン
ストラクション（ＬＤＡ）を行い、またロードおよびス
トアのアドレス計算も行う。それは、スケールド・イン
デックス・アドレス・モードに関するプリスケーリング
を行うため、３２−ビットのキャリ・ルック・アヘッド
・アダーとそのアダーの前のシフタを有する。

【００１２】ローカル・レジスタ・キャッシュ（ＬＲＣ
）は、複数の１６−ワード・ローカル・レジスタ・セッ
トを多量保持している。各呼出しにおいて、１６ローカ
ル・レジスタは、レジスタ・ファイル（ＲＦ）からＬＲ
Ｃに転送される。これは、呼び出された手続きに関して
ＲＦにおける１６ローカル・レジスタを割り当てる。 リターンの際、１６ワードは、呼出し手続きに関してＲ
Ｆに戻される。ＬＲＣは、６ポートＲＦセルよりはるか
に小さい単一ポートＲＡＭセルを用いている。これはＲ
Ｆを小さくかつ速く保持しているので、それは、８＋セ
ットのローカル・レジスタをオンチップにキャッシュし
ながら高周波で動作することができる。

【００１３】インストラクション・セットマイクロプロ
セッサのインストラクション・セットは、ＲＩＳＣ（減
少インストラクション・セット・コンピュータ）マシン
の設計と同様である。全インストラクションは３２−ビ
ットの長さで、ワード・バウンダリ、およびオンリ・ロ
ード、ストア、および分岐インストラクション基準メモ
リ（チップに配置された他の全ての基準レジスタ）と整
合されなければならない。最も一般に使用されるインス
トラクションは、１つのサイクルで実行されるので、イ
ンストラクション・デコーディングも１つのサイクルで
行われ、パイプライニングにより、プロセッサを、サイ
クル当たりのインストラクション処理速度を維持するこ
とができる。

【００１４】大抵のインストラクションは、ＲＥＧフォ
ーマットを有し、それは１つのｏｐコードと３つのレジ
スタ／リテラル（すなわち、３２個のレジスタの１つ、
またはレンジ０〜３１における一定値）を指定する。Ｃ
ＯＢＲフォーマットは、１組の比較および分岐（インス
トラクションに関する。ＣＴＲＬフォーマットは、分岐
および呼出しインストラクションに関する。ＭＥＭフォ
ーマットは、ロードおよびストア・インストラクション
に関する。フォーマットは、以下に示す通りである。

【００１５】 　　　　　　　　ＲＥＧフォーマット ┌───┬────┬───┬─┬─┬─┬───┬─
─┬────┐　　　　　　　　│ｏｐコート゛│ｓｒ
ｃ／ｄｓｔ　│ソース２　　│ｍ３│ｍ２│ｍ１│ｏｐ
コート゛│　ｘｘｘ│　　ソース１　　│　　　　　　
　　└───┴────┴───┴─┴─┴─┴───
┴──┴────┘　　　　　　　　　　　　８　　　
　　　　　５　　　　　　　　５　　　　　１　　　　
１　　１　　　　４　　　　　　　　２　　　　　　５

【００１６】 　　　　　　ＣＯＢＲフォーマット ┌───┬──┬──┬─┬────────────
──────┐　　　　　　　　│ｏｐコート゛│ソー
ス１│ソース２│ｍ１│　　　　　　　　　　置き換え
　　　　　　　　　　　　　　　　　　│　　　　　　
　　└───┴──┴──┴─┴──────────
────────┘　　　　　　　　　　　　８　　　
　　　５　　　　　　５　　　　１　　　　　　　　　
　　　　　　　１３

【００１７】 　　　　　　　　ＣＴＲＬフォーマット┌───┬──
────────────────────────┐
　　　　　　　　│ｏｐコート゛│　　　　　　　　　
　　　　　　　　　置き換え　　　　　　　　　　　　
　　　　　　　　　　　　　　│　　　　　　　　└─
──┴──────────────────────
────┘　　　　　　　　　　　　８　　　　　　　
　　　　　　　　　　　　　　　　　　２４

【００１８】 　　　　　　ＭＥＭフォーマット ┌───┬────┬────┬─┬─┬──────
──────┐　　　　　　　　│ｏｐコート゛│ｓｒ
ｃ／ｄｓｔ　│　ａｂａｓｅ　　│ｍｄ│０　│　　　
　　　　オフセット　　　　　　　　　　　　│　　　
　　　　　└───┴────┴────┴─┴─┴─
───────────┘　　　　　　　　　　　　　
８　　　　　　　　５　　　　　　　　５　　　　　　
１　　　１　　　　　　　　　　１２

【００１９】インストラクション・セットは、加算、乗
算、けた上げ、分岐のような通常のインストラクション
を含んでいる。

【００２０】レジスタ・モデル どの時点においても、３２個の３２−ビット・レジスタ
と４つの８０−ビット浮動小数点レジスタはアドレス可
能である（３２個のレジスタも、浮動小数点値を保持す
るのに使用することができる）。３２個のレジスタは、
１６個のグローバル・レジスタ２１と、１６個のローカ
ル・レジスタから成る。１６個のグローバル・レジスタ
は、手続き境界を横切る時には影響されないが（すなわ
ち、それらは、他のアーキテクチャにおいては“ノーマ
ル”レジスタのように動作する）が、ローカル・レジス
タは呼出しおよびリターン・インストラクションにより
影響されるという相違点がある。

【００２１】呼出しインストラクションが実行される時
、プロセッサは、呼び出された手続きに、レジスタ・セ
ットのオン・チップ・プールからの新しいセットの１６
個のローカル・レジスタを割り当てる。プロセッサの４
−セット・プールが空になると、プロセッサは、初期の
手続きに関連した１つのレジスタ・セットを取り出しか
つそのレジスタ・セットの内容をメモリに格納すること
により、自動的にレジスタ・セットを再割り当てする。 初期の手続きのレジスタ・セットの内容は、メモリにお
けるその手続きのスタック・フレームの最初の１６ワー
ドに格納される。リターン・インストラクションは、カ
レント・ローカル・レジスタ・セットを（その後の呼出
しによって使用するため）自由にしている。この機構は
、スタック・フレーム・キャッシュ２３に呼び出される
。この機構については、本発明の出願人であるインテル
・コーポレーションに譲渡された、発明者メイヤ他によ
る米国特許第４，８１１，２０８号、発明の名称「マイ
クロプロセッサ・チップにおけるスタック・フレーム・
キャッシュ」において述べられている。

【００２２】レジスタ・スコアボーディング図１の回路
は、米国特許第４，８１６，７００号に述べられている
クロックのような２つの非オーバラッピング・クロック
位相設計を有するクロックにより駆動される。４つのク
ロック、ＰＨ１，ＰＨ１Ｉ，ＰＨ２，ＰＨ２Ｉが、チッ
プに配分されている。ＰＨ１およびＰＨ２は、等しいデ
ューティ・サイクルを有する従来のＮＭＯＳ非オーバラ
ッピング・クロックである。ＰＨ１ＩおよびＰＨ２Ｉは
、ＰＨ１およびＰＨ２に関するＰＭＯＳアナログで、そ
れぞれＰＨ１およびＰＨ２の正反対である。連続するＰ
Ｈ１およびＰＨ２アサーションは、マイクロサイクルを
形成している。

【００２３】レジスタ・ファイルの概要レジスタ・ファ
イル（ＲＦ）は、マイクロプロセッサにおける全データ
・オペランドの焦点である。マイクロプロセッサは、ロ
ード／ストア・アーキテクチャを有し、プログラムに関
連した全データ・オペランド（特殊関数レジスタ・オペ
ランドを含んでいる）は、同時にまたは別の時にＲＦに
存在していなければならない。ＲＦは、マクロコードお
よびマイクロコード・ビジブルＲＡＭレジスタを含んで
いる。ＲＦは、マルチポート・アクセス構造によりこれ
らレジスタに高性能なインタフェイスを与えるので、４
つの読出しと２つの書込みを、異なるレジスタにおいて
同じマシン・サイクルにおいて生じることができる。レ
ジスタ・アクセスを行うという義務とともに、ＲＦは、
次の機能に関して応答可能である。

【００２４】（１）　　プログラマ／マイクロプログラ
マを使用するため３２個のリテラルを発生する。 （２）　　ロードおよびストアの部分的アライメントを
行う。バイトおよび短いワードのロードの零およびサイ
ン拡張を行う。 （３）　　バイトおよび短いワード整数ストアにおける
整数オーバフロー（ＩＯＶ）の障害をチェックしかつ伝
達する。 （４）　　各レジスタに所属するスコアボード・ビット
を使用している間レジスタのインテグリティを保持する
。 （５）　　最も新しいデータが使用されることを保証す
るため、直前の書込み結果から正しいソース・データを
ドライブするバイパス構造を組み込む。

【００２５】図２に示すように、レジスタ・ファイルは
、６つの主な論理装置、すなわちロード／ストア整合装
置１０，１２、ベースＭＵＸ１４、ロード・バイパス１
６、ＲＡＭアレイ１８、デスティネーション・バイパス
２４および　Ｓｒｃｌ／Ｓｒｃ２　　ＭＵＸ２６から成
る。

【００２６】以下に示す表は、ＲＦによりサポートされ
るレジスタ・セットとそれらのアドレスを示している。

【００２７】 レジスタ・セット　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　レジスタ・アド
レス１６フレーム・レジスタ　　　　　Ｒ０−Ｒ１５　
　　　　　　　　　　　　　　０００ｘｘｘｘ１６グロ
ーバル・レジスタ　　　Ｇ０−Ｇ１５　　　　　　　　
　　　　　　　００１ｘｘｘｘ３２リテラル　　　　　
　　　　　　　　　　０・・３２　　　　　　　　　　
　　　　　　　０１ｘｘｘｘｘ３２特殊機能　　　　　
　　　　　　　　　　ＳＦ０−ＳＦ３１　　　　　　　
　　　　１０ｘｘｘｘｘ３２スクラッチ・レジスタ　　
　Ｓ０−Ｓ３１　　　　　　　　　　　　　　　１１ｘ
ｘｘｘｘ

【００２８】　特殊機能レジスタ（ＳＦＲ）は、レジス
タ・ファイルの中にはないが、外部論理装置に供給され
ている。リテラルは、ＲＦ中のレジスタには実際にはな
いが、リテラル値のレジスタ・アドレスを使用して発生
される。リテラル発生論理装置は、ＲＡＭアレイ論理ブ
ロックの記載においてさらに詳しく説明する。

【００２９】最高３２個のスクラッチ・レジスタがＲＦ
において物理的に作られる。スクラッチ・レジスタは、
唯一、マイクロコードによって調べることができ、マク
ロ・レベルのプログラマによっては直接的には調べられ
ない。本実施例において、３２個の可能レジスタのうち
４つが供給され、全レジスタの数は３６個（１６個のグ
ローバル＋１６個のフレーム＋４個のスクラッチ）にな
る。

【００３０】４つの可能な読出し、すなわちストア、ベ
ース、Ｓｒｃ１　および　Ｓｒｃ２　　がある。同様に
２つの可能な書込み、すなわちロードとデスティネーシ
ョンがある。

【００３１】実ＲＡＭアレイ１８を含んでいる全データ
路は、組み合わされたワード・ビット（ワード３ビット
３１、ワード２ビット３１、ワード１ビット３１他）で
配列された４ワード×３２ビット／ワード１２８−ビッ
ト幅の通路に構成されている。この配列は、ＲＡＭセル
の幅の寸法とロード／ストア・データのアライメントの
容易性とに関して有利である。

【００３２】インストラクションのレジスタおよびメモ
リの両方の形式は、同じサイクルで実行することができ
るので、６つの可能レジスタの要求を実行する可能性が
ある。このように、６−ポート・レジスタ・ファイルの
設計は、これら並列機能を正確に行うのに必要である。 無論、複数のソースから同じレジスタに書き込むことは
望ましくない結果になる恐れがあるので、データの衝突
を妨げる何らかの機構がなければならない。この問題に
対して保護するため、およびデータが適切に書き込まれ
る前にそれが読出されてしまうのを妨げるため、ＲＦは
レジスタ・スコアボーディングを使用する。次の列につ
いて考察する。

【００３３】ＬＤ（Ｇ０），Ｇ１；これは、ベース・ア
ドレスとしてＧ０を使用して１ワードをＧ１にロードす
る。ＡＤＤ　　Ｇ１，Ｇ２，Ｇ３；これは、Ｇ１および
Ｇ２を加え、その結果をＧ３に配置する。

【００３４】この列においてロードは、デスティネーシ
ョンとしてＧ１を使用し、次のサイクルで、ＡＤＤは、
Ｓｒｃ１　　としてＧ１を使用する。レジスタ・スコア
ボーディングなしで、ロードは実行し、Ｇ０からメモリ
・インタフェイス９にアドレスを送る。ＡＤＤは、盲目
的に　Ｓｒｃ１　としてＧ１を使用し、誤っているのに
もかかわらず、その結果をＧ３に配置する。誤った結果
を避けるため、ＡＤＤは、データをメモリ・インタフェ
イスからリターンすることができるまでホールド・アッ
プされる。 ＲＦが用いている方法は、インストラクションごとの最
初にチェックされるアレイ１９に、各レジスタに関連し
たスコアボード・ビット２１を含むことにより、常にバ
リド・データを使用することを保証している。そのオペ
ランドとデスティネーションが使用されていないので、
ＲＦは、デスティネーション・レジスタに関連したスコ
アボード（Ｓｃｂ）・ビットを設定し、かつインストラ
クションを完了することができる。上記例において、ロ
ードは、ＩＤ８内のインストラクション・シーケンサ（
ＩＳ）により発行され、ＲＦはＧ０およびＧ１のＳｃｂ
ビットをチェックし、信号　ＭｅｍＳｃｂｏｋ　２００
はアサートされ続け、かつベース５０は、メモリ・イン
タフェイス９に送られる。ＡＤＤも、ＩＳにより発行さ
れる。ＲＦはＧ１，Ｇ２，Ｇ３をチェックし、Ｇ１はビ
ジーであることがわかる。その後、ＲＦは、Ｓｃｂｏｋ
１０２を低にアサートし、必要なリソースが使用可能で
はなくかつそれがＡＤＤを再発行すべきことをＩＳに示
す。ＩＳはＡＤＤを再発行し続け、ＲＦは、ロードが完
了しかつＧ１に関連したスコアボード・ビットがクリヤ
されるまで　Ｓｃｂｏｋ　１０２　を低にアサートし、
ＡＤＤを完了することができる。図３は、ＲＡＭアレイ
の読出しと書込み、およびスコアボード・ビットのチェ
ックと設定の基本的タイミングを示している。

【００３５】上記例において、ロード・データは、任意
数のサイクルの後、リターンされる。なお、信号　Ｌｄ
Ｖａｌｉｄ　１０４　はアサートされ、バリド・データ
が　ＬｄＤａｔａ　バス１０６にあることを示す。ＲＡ
Ｍアレイにおけるレジスタは、Ｐｈ２において読出され
、Ｐｈ１において書込まれる。ロード・データが、レジ
スタ・ファイルに書き込まれる時、次のことが生じる。 ｑ０２（パイプ・ステージ０、フェーズ２）において、
データのゼロはＲＡＭに書込まれ、１は、すぐ後のｑ１
１において書込まれる。０はこのインプレメンテーショ
ンでは１に重ね書きすることはできないので、書き込ま
れるべきレジスタは、データを実際に書込むほんの少し
前にクリヤされなければならない。このことは、ＲＦに
供給されたＲＡＭセルの構造によっている。

【００３６】加算インストラクションのデスティネーシ
ョン・レジスタは、スコアボードされない。ＥＵ形式の
どのインストラクションもレジスタ・ファイルによって
スコアボードされない。デスティネーションをＲＦにリ
ターンしないある形式のＥＵインストラクション、すな
わち比較インストラクションがあって、スコアボーディ
ング・クリヤリング機構の問題を発生する。レジスタ・
ファイルは、全形式の比較インストラクションをデコー
ドするプロセスを終え・インストラクション・フィール
ドに指定されたデスティネーション・レジスタをスコア
ボーディングしない特殊な場合にすることができる。し
かし、全ＥＵインストラクションは、常に１サイクルで
実行するので、これらインストラクションのデスティネ
ーション・レジスタをスコアボードする必要がない。デ
ータは、そのソースに関して特定のレジスタを必要とす
る次のインストラクションの用意ができるようにする。 ＥＵインストラクションを決定するのに必要なデコーデ
ィングは最少で、ｏｐコード・フィールドの３ビットだ
けである。

【００３７】前述した例では、ロード・データは、ｑ０
２においてリターンされるが、実際にはｑ１１において
ＲＡＭアレイに書き込まれる。ＲＡＭに書き込まれ、そ
の後再び読出されるべきデータを待機する１サイクル、
Ａｄｄインストラクションが遅延されるのを妨げるため
、ＲＦは、ｑ０２において　Ｓｒｃ１　バスに、リター
ンするロード・データをバイパスする。ＥＵにおいて加
算が行われるので、ロード・データは、通常通りｑ１１
において書き込まれる。

【００３８】ＲＦ論理ブロックの説明 ＲＦ６は、図２に関して説明されているように６つの主
な論理ブロックに分割されている。ロード／ストア・ア
ライメントロード／ストア・アライメント論理ブロック
１０，１２は、（ロードの場合）メモリ・インタフェイ
スに予定されたデータを配列し、（ストアの場合）メモ
リ・インタフェイスから来たデータをＲＡＭアレイに入
るように準備する。手続きは、単に方向が逆であること
以外はどちらの場合もほとんど同じなので、ロード・ア
ライメント・プロセスについてのみ説明する。

【００３９】メモリ・インタフェイスからリターンする
ロード・データは、それを、ワード０である最下位ワー
ド（ＬＳＷ）にワード整列するように配列される。たと
えば、４ワード・メモリ・ブロックの　Ｗｏｒｄ２　　
からリターンしたワードは、それがＬｄＤａｔａ　バス
に配置される前に　Ｗｏｒｄ０　にシフトされる。なお
、ＲＦデータ路は、一緒になったワード・ビット（全ビ
ット・ゼロ、全ビット１、など）で４ワード×３２ビッ
ト／ワード路として構成されているので、ＬｄＤａｔａ
　　および　Ｓｔｄａｔａ　バスも、このように構成さ
れている。したがって、Ｗｏｒｄ０　へのワード・シフ
トは、単なる各ビット・セルにおける多重化プロセスで
ある。部分ワード・アライメントだけがメモリ・インタ
フェイスにより行われるので、サブワード（バイトおよ
び短いワード）の場合は、メモリ・インタフェイスの観
点からワード・アクセスに等しい。たとえば、１６（０
〜１５）バイト・メモリ・ブロックのバイト１３からリ
ターンするバイトは、Ｗｏｒｄ３　　のビット８〜１５
にリターンする。その後、メモリ・インタフェイスは、
バイトがまだビット８〜１５にあったとしても、これを
ＬＳＷ、または　Ｗｏｒｄ　０　に整列させる。

【００４０】ＲＦロード・アライメント論理ブロックが
行う第１段階は、最下位バイト（ＬＳＢ）に入データを
正しくバイト整列させることである。これは、リターン
するデータがサブ・ワード数である場合にのみ行われな
ければならない。ＲＦは、データよりも初期のフェーズ
でリターンされる　ＴｙｐｅＩｎ　フィールドからこれ
を決定する。次の表は、ビット・フォーマットと　Ｔｙ
ｐｅＩｎ　フィールドに関するその意味を示している。

【００４１】

【００４２】入データを整列させるバイトは、最も下の
バイトにデータを物理的に移動する、すなわちＲＦのデ
ータ路に直角にデータを実際に　“　操作（ステアリン
グ）”しなければならない。ロード／ストア・アライメ
ントは、データ路においてデータを移動するのに２つの
３状態８ビット“バイト・バス”　を使用している。一
方は、バイトの場合で、もう一方は、ショート・ワード
の場合である。なお、ワード・アライメントは、メモリ
・インタフェイスにより既に行われているので、この分
散バスのドライブは、　Ｗｏｒｄ０　　によって行われ
るだけである。　Ｗｏｒｄ０の各バイトは、個々の制御
を行うドライバを有しているので、１つのバイトしか１
度にバスをドライブできない。この機構に関する制御は
、ＴｙｐｅＩｎ　　フィールドから、および新しいフィ
ールド、　　ＭｅｍＡｄｒＩｎ　（０：１）　から引き
出される。メモリ・インタフェイスによりドライブされ
るこのフィールドは、現在　Ｗｏｒｄ０　にある外部メ
モリの最初のワードに、バイト・ロケーションを伝達す
る。この時、レジスタ・ファイルに割り当てられた全デ
ータは、完全にＬＳＢに整列されている。

【００４３】ゼロ拡張または符号拡張は、ロードの場合
に行われる。これは、ロード・アライメント・ブロック
に関して独特のもので、ストアは、これら演算を行う必
要はない。メモリからリターンするデータがバイトまた
はショート・ワードで、ＴｙｐｅＩｎ　　フィールドの
ビット３がゼロの場合、ゼロ拡張は、レジスタに書き込
まれるべき３２ビット・ワードの残りをパッドするため
に行われなければならない。同様に、データがバイトま
たはショート・ワードで、ＴｙｐｅＩｎ　　フィールド
のビット３が１の場合、符号拡張が行われる。これは、
単に上位ビット（バイトに関してビット８〜３１、ショ
ート・ワードに関してビット１６〜３１）を符号ビット
（バイトに関してビット７、ショート・ワードに関して
ビット１５）の値に押し込むことである。

【００４４】最終過程は、後にＲＡＭアレイに書き込ま
れるワードをそれらの予定ワード・ロケーションに正し
く配置するレジスタ・アライメントである。データ形式
がバイトまたはショート・ワードであるならば、符号拡
張もこの過程において行われる。符号拡張は、ビット７
（またはショート・ワードに関してビット１５）〜ビッ
ト３１の値の拡張を含み、これは整数ワードに関して正
しい符号を維持する。ＲＦデータ路アレンジメントのビ
ット・グルービングはデータ路の移動を必要としないた
め、符号拡張とワード・アライメントのタスクは、４つ
のマルチプレクサ（各ワードにつき１つ）により行われ
る。これらマルチプレクサの制御は、データの長さおよ
びサブワードの場合に関する拡張の種類（符号またはゼ
ロ）を表している　ＴｙｐｅＩｎ　フィールドから、お
よびレジスタ・アドレスの下位２ビットから引き出され
る。

【００４５】ストア・アライメント・ブロックは、バイ
トおよびショート・ワード整数ストアに関する整数オー
バフロー（ＩＯＶ）障害をチェックしかつ知らせるとい
う別の役割がある。オーバフローは、データの長さ（バ
イト：ビット８〜３１、ショート：ビット１６〜３１）
以上、上位ビットをチェックし、ビットが符号ビット（
バイトに関しビット７、ショート・ワードに関しビット
１５）に全て等しいことを確かめることにより、検出さ
れる。上位ビットが等しくない場合には、ＩＯＶＦｉｔ
　　信号をアサートすることによりＩＯＶ障害が知らさ
れ、コア・インタフェイスに送られる。外部のコア・イ
ンタフェイスと障害コントローラは、その後、障害を処
理する。

【００４６】ベースＭＵＸ ベースＭＵＸ１４は、ＲＡＭアレイからの６４ビット・
フィールドをメモリ・インタフェイスに適した３２ビッ
ト・ベースに減少する２−１マルチプレクサを含んでい
る。ベースＭＵＸは、ＲＡＭアレイの６４ビット・ベー
ス・バス５０を処理しなければならない。これは、６４
ビット値を３２ビット・ベースにさらにマルチプレック
スしなければならなくなるＲＡＭアレイの領域を節約す
る。マルチプレクサは、ＢａｓＡｄｒ　バスのビット０
により制御され、それはどのワードをベースに供給する
かを指定する。

【００４７】ロード・バイパス ロード・バイパス論理ブロック１６は、メモリ・インタ
フェイス９から様々な出ポート、ＳｔＤａｔａ５８，ベ
ース５０、Ｓｒｃ１　５４、Ｓｒｃ２５６にリターンす
る１０６をバイパスする論理装置を含んでいる。

【００４８】ロード・バイパス機能を実行するのに使用
される基本的機構は、次のように動作する。データがリ
ターンしている全レジスタのレジスタ・アドレスは、要
求されたソース・レジスタのアドレスに比較される。整
合した場合、バイパス論理装置は、ロード・アライメン
ト論理ブロックから来るデータを直接的にソースのＲＡ
Ｍコラム・ラインに配置する。　Ｓｒｃ　　バスから見
れば、データは実際のＲＡＭアレイから読み出されてお
り、差は認められない。

【００４９】コラム・ラインをドライブするこの方法は
、コラム・ラインがドライブされる直前に、バイパスさ
れているレジスタがクリヤされているので可能である。 もしこの事実がない場合には、デコーダを送るようＲＡ
Ｍセルをエネーブルし続けるので、レジスタの古くなっ
た内容は、コラム・ラインに送られることになる。 コラム・ラインは、負のネガティブ・トゥルーにプリチ
ャージされる。これは、セルのゼロがラインの状態に影
響を与えないことを意味している。

【００５０】ＲＡＭアレイ ＲＡＭアレイ論理ブロック１８は、リテラル発生装置１
９と、デコーダをアドレスするレジスタＲＡＭアレイと
、レジスタ・スコアボード・ビット２１を含んでいる。

【００５１】レジスタ・ファイルは、プログラマ／マイ
クロプログラマを使用するため３２個のリテラル、値０
〜３１を供給する。これら値を生じるリテラル論理装置
は、セクションを進行するＲＡＭのコラム・ラインとと
もにＲＡＭアレイのすぐ上にあり、ロード・バイパス論
理ブロック１６に続いている。リテラルが　Ｓｒｃ１　
または　Ｓｒｃ２　オペランドとして要求される（リテ
ラルがベースおよびストア使用のソースとして認められ
ない）時、その対応する“レジスタ・アドレス”は、Ｓ
１Ａｄｒ　または　Ｓ２Ａｄｒバスに配置される。表１
において、リテラルのアドレスは、０１０００００−０
１１１１１１で、これは０〜３１を表している。リテラ
ルは、レジスタ・アドレスの下位の５ビットを単にマル
チプレックスすることにより、各ソース・ＲＡＭのコラ
ム・ラインに発生され、適当に論理装置に送られ、　Ｓ
ｒｃ１　および　Ｓｒｃ２　バスを生じる。コラム・ラ
インはプリチャージされかつネガティブ・トゥルーであ
るので、ワードの上位の２７ビット非ドライブのまま残
される。これは、上位ビットに必要とされるゼロを発生
し、３２ビット値を形成する。

【００５２】ＲＡＭアレイは、プロセッサにより使用さ
れる３６個のレジスタを有する９列×４個の３２ビット
ワード・レジスタ・ＲＡＭを伴っている。これら３６レ
ジスタは、１６個のグローバル・レジスタと、１６個の
フレーム（ローカル）レジスタと、４マイクロコードの
スクラッチ・レジスタを含んでいる。前述したように、
４つのレジスタ／列は、一群になった同様のワード・ビ
ットを有して配列されている。たとえば、左から右にＲ
ＡＭアレイからのビットは、ワード３−ビット３１、ワ
ード１−ビット３１、ワード０−ビット３１、ワード３
−ビット３１、および次のビットのワード３−ビット３
０などとなる。これは、他の上部の全４つのレジスタの
スタックされたものとして同じ端部のＬＳＢとともに見
えるようにすることができる。

【００５３】ワード（３−１−０−２）のこのオーダリ
ングは、ＲＡＭセルの寸法を最小にする。ロング・ワー
ド（６４ビット）はレジスタ対０および１または対２お
よび３からしか来ないので、Ｄｓｔバス１１０、Ｓｒｃ
１　バスおよび　Ｓｒｃ２　　バスは、ワード３および
１またはワード０および２から同時にデータをドライブ
したりまたはワード０および２から同時にデータをドラ
イブしたりまたは受信したりしない。したがって、これ
らポートのコラム・ラインを相互に共用でき、ＲＡＭセ
ルのピッチ寸法を節約することができる。

【００５４】ＲＡＭアレイは、各レジスタに関連したス
コアボード・ビットをストアする。ビット・セルは、１
つの例外を除いてはレギュラＲＡＭセルとほとんど等し
い。デスティネーションの更新を適当な順序で確実に行
うため、（デスティネーション）レジスタのスコアボー
ド・ビットをソース・レジスタのスコアボード・ビット
と同時に読出さなければならないので、これらビットに
は別の読出しポートが必要である。ＣＬＥＡＲ　ライン
の別の機能は、レジスタが最後に書き込まれる時、スコ
アボード・ビットをクリヤすることである。

【００５５】デスティネーション・バイパスデスティネ
ーション・バイパス論理ブロック２６は、ＥＵまたはＲ
ＥＧコプロセッサから戻るＤｓｔバス１１０を様々な出
ポート：　ＳｔＤａｔａ５８、ベース５０、Ｓｒｃ１５
４、Ｓｒｃ２５６にバイパスする回路を含んでいる。デ
スティネーション・バイパスは、いくつかのわずかな相
違はあるものの実質的にはロード・バイパス機構に等し
い。 Ｄｓｔバスの幅はたった６４ビットなので、２つしかレ
ジスタをバイパスすることができないため、デスティネ
ーション・バイパスにおける論理装置は、実際には更に
簡単になる。ロード・バイパスにおいて、レジスタ・ア
ドレス比較論理装置は、　ＬｄＤａｔａ　バスの幅が１
２８ビットなので、４つのレジスタをバイパスする能力
を処理しなければならない。これら相違以外は、論理装
置はロード・バイパス回路とほとんど等しい。

【００５６】Ｓｒｃ１　および　Ｓｒｃ２　ＭＵＸＳｒ
ｃ１　および　Ｓｒｃ２　ＭＵＸ２６は、Ｓｒｃ１　お
よびＳｒｃ２　バスの３２ビット・オペランドをドライ
ブするため、２ワード３２ビット・ソースＲＡＭデータ
の１つ、または　ＳＦＲＩｎＢｕｓ　のいずれかを選択
するのに必要なマルチプレクサを含んでいる。論理ブロ
ックは、　Ｓｒｃ１Ｈｉ　バスをドライブするバッファ
を含み、必要な場合全６４ビット・ソースを供給する。 ３つの可能なソースを単一ワードの　Ｓｒｃ　オペラン
ドにマルチプレックスするのに必要な制御は、ＳＦＲＩ
ｎＢｕｓ　　をエネーブルする場合、論理装置を知らせ
る　ＬｄＳｔＩｎ　フィールドとともに　Ｓ１Ａｄｒ（
または　Ｓ２Ａｄｒ）のＬＳＢである。Ｓｒｃ１Ｈｉ　
バスおよび　Ｓｒｃ２Ｈｉバスは、データがＥＵまたは
ＲＥＧコプロセッサにより必要とされているかどうかに
関係なくドライブされる。

【００５７】外部インタフェイス 以下の説明は、図１に示すようにＲＦを他の論理ブロッ
クを接続している主なバスと信号につての概要を述べて
いる。メモリ・インタフェイス・バス以下のバスは、Ｒ
ＦからおよびＲＦに実際のデータを伝達する。

【００５８】ＬｄＤａｔａ（０：１２７）　　これは、
メモリ・インタフェイス（外部メモリ、データ・キャッ
シュ他）から情報をリターンする１２８ビット・ロード
・データ・バスである。

【００５９】ＳｔＤａｔａ（０：１２７）　　これは、
メモリ・インタフェイスに情報を送る１２８ビットスト
ア・データ・バスである。ベース（０：３１）ベース・
バスは、ロードまたはストアのメモリ・アドレスを指定
するメモリ・インタフェイスに送られる３２ビット・ベ
ース・アドレス・バスである。

【００６０】ＬｄａＢｕｓ（０：３１）　　これは、レ
ジスタに記憶されるようインストラクション・シーケン
サ（ＩＳ）により送られた３２ビット・ロード有効アド
レス・バスである。

【００６１】以下のバスは、制御およびレジスタ・アド
レス情報を伝達し、上記データ・バスに関する種類およ
びロケーション情報を指定する。全レジスタ・アドレス
は７ビットである。ＢａｓＡｄｒ　　これは、ベース・
バスをドライブするのに使用されるべきレジスタのアド
レスである。

【００６２】ＬｄＡｄｒＯｕｔ　　　　ロード・アドレ
ス・アウト・バスは、いくつかの場合に使用される。そ
れは、ロード・インストラクションにスコアボードされ
るべき開始レジスタ（たとえばクォード・ワード・アク
セスにおいてＧ０）を指定するＩＳにより、ｏｐコード
とともにＲＦに送られる。それは、またストア・インス
トラクションに関して　ＳｔＤａｔａ　バスに送られる
べき開始レジスタを指定するのに使用される。最後に、
それは、ＬＤＡ（ロード有効アドレス）インストラクシ
ョンに関しスコアボードされるべきレジスタのアドレス
を含んでいる。

【００６３】ＬｄＡｄＩｎ　　　　これは、メモリ・イ
ンタフェイスまたはＩＳからリターンするロードまたは
ＬＤＡデータのレジスタ・アドレスである。それは、デ
ータがいつでもコアにリターンできる場合にドライブさ
れる。

【００６４】ＴｙｐｅＯｕｔ　（０：３）　　この４ビ
ット・フィールドは、サブワード・アクセスに使用され
る拡張の長さおよび種類を指定する。それは、ｏｐコー
ドおよび　　ＬｄＡｄｒＯｕｔ　バストともにＩＳによ
りドライブされる。　それは、ロードに関しどのレジス
タがスコアボード（およびチェック）するか、およびス
トアに関しどのレジスタが　ＳｔＤａｔａ　バスをドラ
イブするかを決定するのに使用される。

【００６５】ＴｙｐｅＩｎ　（０：３）　　これは、デ
ータ・キャッシュまたは外部メモリからデータが復帰す
るのを待機している、メモリ・インタフェイスによりト
ラップされた　ＴｙｐｅＯｕｔ　　フィールドである。 それは、ＬｄＡｄｒＩｎ　　バスとともにリターンされ
る。

【００６６】ＬｄＳｔＯｕｔ　（０：３）　　これは、
メモリ演算のどの特色、すなわちロード、ＬＤＡ、スト
アまたはインストラクション・フェッチが要求されてい
るかを決定する。それは、ＴｙｐｅＩｎ　および　Ｌｄ
ＡｄｒＩｎ　フィールドとともに送られる。

【００６７】ＬｄＳｔＩｎ　（０：３）　　これは、メ
モリ・インタフェイス（ロードに関し）またはＩＳ（Ｌ
ＤＡに関し）により送り返された　ＬｄＳｔＯｕｔ　フ
ィールドである。 それは、ＴｙｐｅＩｎ　および　　ＬｄＡｄｒＩｎ　フ
ィールドとともにリターンされる。

【００６８】ＬｄＶａｌｉｄ　　　メモリ・インタフェ
イスによりドライブされるこの信号は、バリド・データ
が　ＬｄＤａｔａ　バスに配置される場合アサートされ
る。

【００６９】ＭｅｍＳｃｂｏｋ　　　　ＲＦによりドラ
イブされるこの信号は、カレント・メモリ形式インスト
ラクションにより使用されるレジスタがフリーでないこ
と、およびレジスタが使用中でない場合インストラクシ
ョンを再発行しなければならないことを論理ブロックの
残りに示す。 それは、以下に示されている　Ｓｃｂｏｋ　　信号に類
似している。

【００７０】レジスタ実行バス 以下のバスは、ＲＦにおよびＲＦからデータを伝達する
。Ｓｒｃ１Ｈｉ，Ｓｒｃ１　　　これら２つの３２ビッ
ト・バスは、ＥＵおよびコプロセッサに送られる６４ビ
ット・ソース・オペランド＃１を形成している。

【００７１】Ｓｒｃ２Ｈｉ，Ｓｒｃ２　　　これら２つ
の３２ビット・バスは、ＥＵおよびコプロセッサに送ら
れる６４ビット・ソース・オペランド＃２を形成してい
る

【００７２】ＤｓｔＨｉ＃，ＤｓｔＬｏ＃　　　　こ
れは、ＥＵおよびコプロセッサが、実行される演算の結
果をリターンするのに使用する６４ビット・デスティネ
ーション・バスを構成している。これらバスは、ネガテ
ィブ・トゥルーである。

【００７３】ＳＦＲＩｎＢｕｓ　（０：３１）　　　こ
れは、それらがレジスタであるかのように、外部コア論
理機能を読出すことができる３２ビット特殊機能レジス
タ・バスである。レジスタ・アドレス・フィールドがＳ
ＦＲレジスタ・アドレスに整合している場合、ＳＦＲＩ
ｎＢｕｓ　　は、ＲＦによりＳｒｃ１　または　Ｓｒｃ
２　バスをドライブすることができる。

【００７４】以下のバスは、ＲＦにおよびＲＦからレジ
スタ・アドレス情報を伝達する。ＳＩＡｄｒ　　　これ
は、Ｓｒｃ１　　バスをドライブするのに使用されるレ
ジスタのアドレスである。Ｓ２Ａｄｒ　　　これは、Ｓ
ｒｃ２　　バスをドライブするのに使用されるレジスタ
のアドレスを指定する。ＤｓｔＡｄｒＯｕｔ　　　これ
は、実行されるべき演算のデスティネーションを記憶す
るのに使用されるレジスタのアドレスである。ＤｓｔＡ
ｄｒＩｎ　　　　これは、ＤｓｔＨｉ　および　Ｄｓｔ
Ｌｏ　　バスにリターンするデータに関するレジスタ・
アドレスである。Ｓｃｂｏｋ　　　この信号は、リソー
スがレジスタ実行演算に使用できないとアサートされた
時を示す。リソースは、他の演算により使用されている
レジスタまたはビジーである全装置（ＥＵ、ＤＳＰコプ
ロセッサなど）であってもよい。

【００７５】スコアボーディング演算の説明図５は、ス
コアボーディング演算の流れ図である。各インストラク
ションは、実行するのにあるリソースを使用する必要が
ある。リソースは、レジスタ、特定の機能装置またはバ
スであってもよい。発生されているいずれかのインスト
ラクションが、必要とされているリソースのどれかを欠
いていても、それは停止されなければならない。図３に
示されている第２パイプ・ステージにおいて、リソース
は、インストラクションの発生および開始と同時にチェ
ックされるので、これは演算速度を低下することはない
。各インストラクションは、インストラクションがＲＥ
Ｇコプロセッサ（リソース）を含んでいるレジスタ形の
インストラクションの場合　Ｓｃｂｏｋライン１０２を
、またはインストラクションがＭＥＭコプロセッサ（リ
ソース）を含んでいるメモリ形のインストラクションの
場合ＭｅｍＳｃｂｏｋ　ライン１００をアサートするこ
とにより、条件付きでキャンセルされる。インストラク
ションは、そのインストラクションに関するリソース・
チェックにしたがって再発生される。インストラクショ
ン・セットが単純で規則的なので、このチェックは非常
に簡単である。一旦それが上述したリソース・チェック
をパスすれば、レジスタ・スコアボーディングは、デス
ティネーション・レジスタはビジーであると設定する。 １つまたは多くのサイクル遅れても、結果が戻った場合
、合成レジスタはクリヤされ、ビジーでなく、自由に使
用できるとマークされる。各マルチサイクル機能装置は
、このビジー装置を使用するのに必要な新しいインスト
ラクションを遅延するのに使用されるビジー信号を保持
している。

【００７６】インストラクションが発生される場合、い
くつかの事が生じる。Ｓｃｂｏｋ　　信号がアサートさ
れる。 情報は、ｑ１１においてマシン・バスでドライブされる
。その後、ｑ１２において、ソース・オペランドは読出
され、インストラクションを実行するのに必要とされる
リソースは、それらが全て使用可能であるかどうかを調
べるためチェックされる。それらが全て使用可能である
場合、その後、　Ｓｃｂｏｋ信号はアサートされたまま
で、かつインストラクションが公式に発生される。イン
ストラクションにより必要とされるいずれかのリソース
がビジー（それが処理できるほど多くを既に動作してい
るので、前の不完全なインストラクションまたはフルに
より予約された）の場合、Ｓｃｂｏｋ　信号はそれを低
くすることによりデアサートされる。これは、どの装置
も、行われるどんな作用もキャンセルするそのインスト
ラクションを考察し、したがってインストラクションを
決して発生しなかったシステムの休止であるかのように
見えるようにしていることを知らせている。その後、Ｉ
Ｓは、次のクロックにおいてインストラクションを再発
行するよう試み、かつ事象の同じシーケンスが繰り返さ
れる。

【００７７】インストラクション・アドレスが、ｑ０２
においてチェックされる場合、それがインストラクショ
ン・キャッシュにない場合、すなわちキャッシュ・ミス
がある場合には、フェッチ論理装置は、ｑ１１において
マシンのＭＥＭ側にフェッチを発生する。このフェッチ
は、フェッチのデスティネーションがレジスタ・ファイ
ルではなくインストラクション・シーケンサであること
を除けば、実にノーマル・クォード・ワード・ロードみ
たいに見える。パイプ２−計算ステージおよびリターン
・ステージ　　このステージにおいて、計算が開始され
る（かつそれが単純なＡＬＵ演算の場合には１つのフェ
ーズで完了する）。演算が長期（１クロック以上かかる
）の場合、結果またはデスティネーション・レジスタは
、ビジーとしてマークされるので、その後の演算は、長
期の演算が完了するまでレジスタ・リソースを遅延する
必要がある。これが、いわゆるレジスタのスコアボーデ
ィングという。ロング・インストラクションの場合それ
をビジーとマークするのに使用されるスコアボード・ビ
ットと呼ばれている３２ビット・レジスタ当たりの１ビ
ットがある。このスコアボード・ビットは、ｑ１２にお
いてチェックされるものである（レジスタの残りを読出
す場合３３番目のビットを読出す）。

【００７８】演算が単純なＡＬＵ形演算の場合、結果は
ｑ２１において計算され、ｑ２２においてレジスタ・フ
ァイルに復帰される。データがデスティネーション・レ
ジスタに書き込まれる場合、スコアボード・ビットはク
リヤされ、レジスタを他のインストラクションにより使
用できるとマークする。

【００７９】コプロセッサは、情報の付加および同時可
能プロセッサである。これらは、インストラクション・
ストリームからインストラクションを、かつレジスタ・
ファイルからオペランドを受信し、これらは、いくつか
の結果を計算しまたはいくつかの機能を行い、しかもこ
れらは通常ある結果をリターンする。

【００８０】この機能を更に詳しく説明するため、例と
して、ＭＤＵまたは乗算／除算装置を使用している。そ
れは、（加算または減算のような）ＲＥＣフォーマット
のインストラクションを受け取る。それは、その演算を
完了するのに複数のサイクルを要する。また、それはパ
イプライン・ステージ０および１において加算に等しく
見える。実際、ＩＳおよびＲＦには、差が認められない
。そのｏｐコードは、それがそれをつかみかつそれに影
響を与え始めるようＭＤＵが推定する範囲に整合する。 ｑ２１の最初において、デスティネーション・レジスタ
は、そのスコアボード・ビットを１に設定することによ
り、ビジーであるとマークされる。ＭＤＵのパイプ・ス
テージ２、パイプ２は、その計算ステージである。 それは、複数クロック持続する。それがこの結果を計算
している時、この結果を使用するのに必要でない他の演
算を発生することができる。これにより、長い演算の一
部または全てが、他の計算により隠されることがよくあ
る。ＭＤＵがその仕事を完了すると、それは、パイプ３
において結果をレジスタ・ファイルに復帰する。ＭＤＵ
は、結果をレジスタ・ファイルに復帰するデスティネー
ション・バスを使用するのをアービトレートしなければ
ならない。それがアービトレーションを得る場合、それ
は、データを　ＮＥＸＴ　デスティネーション・バス・
サイクルの後に書き込むことができる。それが計算を完
了した時にそれが結果をリターンすることができるよう
にするため、それがその演算を完了する前に、このアー
ビトレーションを１クロック行ってみなければならない
。それは、結果をどこに配置するかをＲＦに知らせるよ
うデスティネーション・レジスタ・スペシファイヤ・リ
ターンしなければならない。コプロセッサだけが結果の
行き先を見逃さない。

【００８１】このように、代表的なコプロセッサは、演
算の３つのフェーズを有している。すなわち、１）発生
またはエミッティング・フェーズ−リソースがチェック
されかつソースがドライブされる。２）計算フェーズ、
３）復帰フェーズである。（インストラクションを“受
け取る”ＩＳにもパイプ０ステージがあるが、コプロセ
ッサは、これを見ることはない。）

【００８２】単一対複数サイクル・コプロセッサコプロ
セッサには２つの異なった種類がある。一方は、実行装
置のような単一サイクルのコプロセッサである。 これは、パイプ・ステージ２において結果を計算しかつ
リターンする。他方は、乗算／除算装置のような複数サ
イクルのコプロセッサである。単一サイクルのコプロセ
ッサをできるだけ簡単に保つのを助けるため、それらは
、実際には決してレジスタ・ファイルへのリターン通路
に関しアービトレートしない。それらは、それらのリソ
ースのどれもスコアボードされないかぎり盲目的にそれ
を得る。たった１つの演算しか、マシン・バスの各部分
において同時にエミットできないので、単一サイクルの
コプロセッサ間での衝突はない。結果をリターンしたい
複数サイクルのコプロセッサは、単一サイクルのインス
トラクションがリターン通路を使用するかどうかを調べ
るよう最初にチェックしなければならない。もし、そう
であるならば、複数サイクルのコプロセッサは待機しな
ければならない。もし、そうでないならば、複数サイク
ルのコプロセッサは、どれが結果をリターンしはじめる
かを調べるため他の複数サイクルのコプロセッサととも
にアービトレートしなければならない。このアービトレ
ーションは、データが実際にＲＦにリターンされる前に
１つのフル・クロック行われる。この機構において、他
の単一サイクルのコプロセッサは、Ｐ１０コアに加えら
れ、ＥＵと同様に簡単に働きかつ単一クロックを得るこ
とができる。また、必要な数の複数サイクルのコプロセ
ッサを加えることができ、変化するにはアービトレーシ
ョン論理装置しか必要でない。どれでもほかのものが処
理される。

【００８３】前述したコプロセッサは、全てＲＥＧフォ
ーマット・コプロセッサで、それらはマシン・バスのＲ
ＥＧ部分で実行する。また、マシン・バスのＭＥＭ部分
をワーク・オフするＭＥＭフォーマット・コプロセッサ
もある。したがって、Ｓｃｂｏｋ　ライン１０２は、Ｒ
ＥＧコプロセッサに接続しかつこれを制御し、また　Ｍ
ｅｍ　Ｓｃｂｏｋ　ライン１００は、ＭＥＭコプロセッ
サに接続しかつこれを制御する。これら両タイプのコプ
ロセッサは、単一または複数サイクルであり得る。ＲＡ
Ｍは、いわば単一サイクル・コプロセッサで、バス・コ
ントローラは複数サイクルのコプロセッサである。ＤＭ
ＡまたはＭＭＵはＭＥＭコプロセッサの他の例である。

【００８４】これらコプロセッサは全て同じ法則にした
がっている。それらがＩＳから受け取ったインストラク
ションは、ｑ１１において発生され、リソースはチェッ
クされ、かつソース・オペランドは、ｑ１２においてド
ライブされ、使用されるリソースはｑ２１においてビジ
ーであるとマークされる。その後、これらは、計算する
か、または要求されたアクセスを完了するかのいずれか
を行う。これが完了した時、これらは、レジスタ・ファ
イルに結果をリターンするため（それらの結果を盲目的
にリターンしはじめる単一サイクルのコプロセッサを除
いて）、それらの間でアービトレートしなければならな
い・結果をリターンすることは、デスティネーション・
レジスタ・アドレスのリターンも含んでいるので、ＲＦ
は結果をどこに配置すれば良いのか知っている。

【００８５】信号の説明 データ・バス マイクロプロセッサのコプロセッサ側には３つのバス、
すなわちソース１バス（Ｓｒｃ１Ｈ／Ｓｒｃ１−６４ビ
ット）、ソース２バス（Ｓｒｃ２Ｈ／Ｓｒｃ２　−６４
ビット）、およびデスティネーション・バス（Ｄｓｔｈ
ｉ／Ｄｓｔｌｏ　−６４ビット）　がある。全コプロセ
ッサは、レジスタ・ファイル（ＲＦ）またはＳＦＲだけ
からオペランドを受け取り、レジスタ・ファイル（ＲＦ
）またはＳＦＲだけに結果をリターンする。ソース１／
ソース２は、ＲＦから全コプロセッサにデータをドライ
ブする入力バスである。デスティネーションは、結果を
ＲＦにリターンするためコプロセッサにより使用される
プリチャージド・バスである。全コプロセッサは、これ
らバスをフックするが、大抵の場合、ＥＵはこれら３つ
のバスの下位３２ビットを使うだけである。“ｍｏｖ１
”インストラクションにおいてのみ、ＥＵは入力として
ソース１の高３２ビットを使用する。また、“ｍｏｖ１
”および“ｍｏｖ−ａｄｄ−６４”インストラクション
においてのみ、それはデスティネーション・バスの高３
２ビットをドライブする。

【００８６】アドレス・バス 全コプロセッサは、２つのアドレス・バスすなわち　Ｄ
ｓｔａｄｒｏｕｔ　（７ビット）および　Ｄｓｔａｄｒ
ｉｎ　（７ビット）をフックする。一般的な方策は、イ
ンストラクション・シーケンサ（ＩＳ）が、ｏｐコード
とデスティネーション・オペランド・アドレスを全コプ
ロセッサに同時にブロードキャストすることである。デ
スティネーション・オペランド・アドレスは、　Ｄｓｔ
ａｄｒｏｕｔ　　バスにブロードキャストされる。コプ
ロセッサは、このアドレスをラッチしインストラクショ
ンを実行し、結果をデスティネーション・バスにリター
ンする前に、この同じアドレスで　Ｄｓｔａｄｒｉｎ　
バスをドライブする。　Ｄｓｔａｄｒｉｎ　バスは、Ｒ
Ｆがデスティネーション・オペランドのアドレスに関し
ラッチしかつデコードするプリチャージ・バスである。

【００８７】Ｄｓｔａｄｒｉｎ　バスとともに、単一ラ
イン、Ｗｒ６４ビットがある。この信号は（３２ビット
値ではなく）６４ビット値をリターンする時、コプロセ
ッサによりＲＦにドライブされる。ＥＵは、“ｍｏｖ１
”または“ｍｏｖ−ａｄｄ−６４”インストラクション
のいずれかを実行する時、このラインだけをドライブす
る。この信号も、プリチャージド信号である。

【００８８】Ｗｒ６４ビットは、Ｄｓｔａｄｒｏｕｔ　
とともにブロードキャストされない。それは、唯一、ｏ
ｐコードに基づいて決定される。したがって、適当なス
コアボード・ビットが設定されるように、レジスタ・フ
ァイルは、６４ビット値をリターンする全インストラク
ションを検出することができなければならない。

【００８９】ｏｐコード（およびｏｐコードＬ）インス
トラクションのｏｐコードは、最高１２ビットの長さで
ある。これらの８ビットは、４インストラクション・フ
ォーマット：ＲＥＧ、ＭＥＭ、ＣＯＢＲ、ＣＴＲＬの１
つにおけるｏｐコードを表している。コプロセッサは、
ｏｐコード・スペースの１／４を表しているＲＥＧフォ
ーマット・インストラクションを実行するだけである。 したがって、これら８ビットに関し、インストラクショ
ン・シーケンサは、“ｏｐコード”バスで６ビットだけ
をコプロセッサにブロードキャストする。このバスにお
いてはＲＥＧフォーマット・インストラクション形式を
意味している。４つの他のビットは、ＲＥＧフォーマッ
ト・スペースにおけるインストラクションをデコードす
る。これらは、“ｏｐコード”ラインでブロードキャス
トされる。“ｏｐコード”バスおよび“ｏｐコード１”
バスは、両方ともプリチャージド・バスである。

【００９０】Ｓｃｂｏｋ この信号は、ＥＵ４への入力および出力信号の両方であ
る。パイプ・ステージ１のフェーズ２において、　Ｓｃ
ｂｏｋ　　ライン１０２は、ＥＵに関する限り入力であ
る。この時それが低にされるならば、それは、ＥＵが必
要としているリソースがフリーではない（すなわち、レ
ジスタがデスティネーションとして使用される）か、ま
たは他の単一サイクル・コプロセッサがフォルトしたか
または援助を必要としているかのいずれかを示している
。いずれの場合にも、ＥＵはそのインストラクションを
実行しない。

【００９１】パイプ・ステージ２、フェーズ２において
、　Ｓｃｂｏｋ１０２は、ＥＵに関する限り出力である
。　Ｓｃｂｏｋ　　は、ＥＵ障害または事象の場合、Ｅ
Ｕにより低くされるが、ＥＵが行っている現在の演算は
続行する。このステージにおける　Ｓｃｂｏｋ　　の引
き下げは、そのパイプにおける次のインストラクション
の実行を停止し、インストラクション・シーケンサは障
害または事象ハンドラの実行を開始することができる。

【００９２】Ｃｃｅｕｉｄｑ１２　および　Ｃｃｅｕｉ
ｄｑ２２これは、パイプ１、フェーズ２において、ＩＳ
がコンディション・コード（ＣＣＣ）をＥＵに送る３ビ
ット・バスである。ＥＵはＣＣＣを修正できる唯一の装
置である。それは、（必要であるならば）パイプ２、フ
ェーズ１においてそのように行い、かつ次のフェーズ２
〜パイプ２、フェーズ２において修正されたＣＣＣをＩ
Ｓにリターンする。　Ｃｃｅｕｉｄｑ２２　　は、ＣＣ
Ｃがリターンされる３ビット・バスである。

【００９３】Ｅｕｗｒｉｔｅ この信号は、コプロセッサのアービトレーション論理装
置の一部である。全コプロセッサは、デスティネーショ
ン・バスを介してレジスタ・ファイルに結果をリターン
しなければならないので、コプロセッサは、このバスに
関してアービトレートしなければならない。ＥＵ装置は
、最も高い優先順位のコプロセッサであると考えられる
。ＥＵは、それ自体では、待機しないで必要とされてい
る場合デスティネーション・バスを使用する。　Ｅｕｗ
ｒｉｔｅ　　信号は、コプロセッサ・アービトレーショ
ン機構の基本部分である。それは、それがデスティネー
ション・バスを必要とした場合、ＥＵにより発生され、
かつそれらが同時にバスを使用することがないように他
の全コプロセッサにブロードキャストされる。一般に、
結果をリターンすることを望んでいる他の全コプロセッ
サは、ＥＵがバスを使用していないスロットを待たなけ
ればならない。

【００９４】図４は、ＥＵのタイミングを示している。 全コプロセッサ・インストラクションは、パイプライン
されている。ｏｐコード１１２は、パイプ１，フェーズ
１において、デスティネーション・オペランドのアドレ
ス１２０とともに、ＩＤ８のＩＳにより全コプロセッサ
にブロードキャストされる。（ｏｐコード／ｏｐコード
１および　Ｄｓｔａｄｒｏｕｔ　　バスは、両方ともフ
ェーズ２ごとにプリチャージされ、フェーズ１において
ドライブされる。）この情報は、全コプロセッサ（２，
４など）によりラッチされる。インストラクションはデ
コードされ、ソース・オペランドは、パイプ１，フェー
ズ２において　Ｓｒｃ１／Ｓｒｃ２　バスにドライブさ
れかつ保持される。このパイプ・ステージにおいて、　
Ｓｃｂｏｋ　１０２も、インストラクションを実行すべ
きコプロセッサによりチェックされる。それが低い場合
、それは次の場合を示している。（１）まだ実行されて
いる他のインストラクションがそのリソースを使用して
いるので、インストラクションを完了するのに必要とさ
れる１つ以上のリソース（すなわち、Ｓｒｃ１，　Ｓｒ
ｃ２，　Ｄｓｔ　レジスタ）が使用可能でない。この場
合、Ｓｃｂｏｋ　はＲＦにより低くされる。（２）他の
単一サイクル・コプロセッサ（コプロセッサ“Ｂ”）は
呼称したか、または援助を要求し、Ｓｃｂｏｋ　を低く
する。この場合、“Ｂ”は、正しくはないが次のインス
トラクションにより必要とされるその結果データを他の
プロセッサが使用するのを妨げるよう　Ｓｃｂｏｋを低
くする。

【００９５】上記の場合のいずれかが起きても、コプロ
セッサは現インストラクションの実行を継続するのを阻
止される。それは、変わらない全ての状態情報を残しか
つアドレスまたはデータ・バスのどれもドライブしない
。１の場合が起きた時、インストラクションはＩＳによ
りスケジュールされ、次のフェーズ１においてリブロー
ドキャストされる。２の場合が起きた時、ＩＳは障害／
アシスト・ルーチンに飛び越す。

【００９６】総称コプロセッサがそのインストラクショ
ンを実行するため無限サイクルを要する場合にも、いず
れの場合においてもＥＵは、インストラクションを実行
するのにわずか１フェーズ、すなわちパイプ２のフェー
ズ１しか必要でない。図３のタイミング図は、パイプ１
のフェーズ２においてセット・アップするデータ路制御
ラインを示している。それらは、次のインストラクショ
ン実行・フェーズ１においてスタティックである。演算
の結果は、インストラクション実行フェーズにおいてラ
ッチされ、かつ結果がＤｓｔバスにドライブされる場合
、次のフェーズ２を通して保持される。

【００９７】一般に、コプロセッサは、結果を保持する
ことができる一方、それらは結果をリターンするため、
　Ｄｓｔａｄｒｉｎ　とＤｓｔバスに関しそれら自身の
間でアービトレートする。これは、ＥＵのトゥルーでは
ない。ＥＵは１つ以上のサイクルに関する結果を保持す
るハードウェアを含んでいない。したがって、それは、
パイプ２のフェーズ１において結果をリターンしなけれ
ばならない。それが　Ｄｓｔａｄｒｉｎ　アドレス・バ
スおよびＤｓｔバスへのアクセスを有していることを保
証するため、ＥＵは、ＥＵが結果をレジスタにリターン
することを必要としているどの演算に関しても　Ｅｕｗ
ｒｉｔｅ　ラインをアサートする。　Ｓｃｂｏｋ　とと
もに　Ｅｕｗｒｉｔｅ　　は、それらがパイプ２のフェ
ーズ１において　Ｄｓｔａｄｒｉｎ　アドレス・バスを
、およびパイプ２のフェーズ２においてＤｓｔバスを使
用することができるかどうかを他のプロセッサに示す。 特に、他のコプロセッサは、　Ｅｕｗｒｉｔｅ　と　Ｓ
ｃｂｏｋ　が両方とも高くないならば、　Ｄｓｔａｄｒ
ｉｎ　およびＤｓｔバスをドライブすることができる。 　Ｅｕｗｒｉｔｅ　低／Ｓｃｂｏｋ　高は、ＥＵ　がバ
スを必要としていないことを示している。これは、バス
を使用する他のコプロセッサに関しては“前進”である
。　Ｅｕｗｒｉｔｅ　高／Ｓｃｂｏｋ低は、ＥＵがバス
を使用する予定であっても、リソースが無いため、また
は他の単一サイクルのコプロセッサの障害のため、それ
は妨げられることを示している。いずれの場合にも、Ｅ
Ｕは次のサイクルにおいて　Ｄｓｔａｄｒｉｎ　バスも
Ｄｓｔバスも使用しない。したがって、それは他のコプ
ロセッサにより自由に使用される。本発明について実施
例に基づいて説明してきたが、本発明は、本発明の思想
から離れることなく様々に改変し得ることは当業者には
明白であろう。

【図面の簡単な説明】

【図１】本発明を実施したマイクロプロセッサの主要な
構成要素の各機能ブロック図である。

【図２】図１のレジスタ・ファイル６の更に詳しいブロ
ック図である。

【図３】レジスタ・ファイルに関するスコアボーディン
グ演算のタイミング図である。

【図４】実行装置に関するスコアボーディング演算のタ
イミング図である。

【図５】スコアボーディング演算を実行する図２のレジ
スタ・ファイルにおける論理の流れ図である。

【符号の説明】

２　　乗算／除算装置 ４　　実行装置 ６　　レジスタ・ファイル ８　　インストラクション・デコーダ ９　　メモリ・インタフェイス装置 １０　　ロード・アライメント・ブロック１２　　スト
ア・アライメント・ブロック１４　　ベースＭＵＸ １６　　ロード・バイパス １８　　ＲＡＭアレイ

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　ｏｐコード・フィールドを含んでいる
   カレント・マイクロインストラクションを伝達するマイ
   クロインストラクション・バスと主メモリとに接続し得
   るデータ・プロセッサにおいて使用されるリソース・ス
   コアボーダであって、複数のレジスタから成り、かつ、
   各レジスタに関連したスコアボード・ビットを含んでい
   るレジスタ・アレイと、第１状態にドライブされた場合
   、上記マイクロインストラクション・バスにおけるカレ
   ント・レジスタ形式のマイクロインストラクションによ
   り使用されるリソースがレジスタ実行演算に関して使用
   可能であることを示し、かつ第２状態にドライブされた
   場合、上記マイクロインストラクション・バスにおける
   カレント・レジスタ形式のマイクロインストラクション
   により使用されるリソースがレジスタ実行演算に関して
   使用不能であることを示し、かつ最初は上記第１状態に
   ドライブされている　Ｓｃｂｏｋ　　ラインと、それら
   が全て使用可能であるかどうかを調べるためインストラ
   クションを実行するのに必要とされるリソースをチェッ
   クする装置と、上記インストラクションが単一サイクル
   のインストラクションかどうかを決定するため上記イン
   ストラクションの上記ｏｐコード・フィールドをチェッ
   クする装置と、上記インストラクションが単一サイクル
   のインストラクションで、かつインストラクションによ
   り必要とされるリソースがビジーであるならば、上記　
   Ｓｃｂｏｋ　信号を上記第２状態にドライブする装置と
   、から成ることを特徴とするリソース・スコアボーダ。
2. 【請求項２】　　カレント・マイクロインストラクショ
   ンを伝達するマイクロインストラクション・バスと主メ
   モリとに接続し得るデータ・プロセッサにおいて、Ａ．
   上記マイクロインストラクション・バスのカレント・マ
   イクロインストラクションがバリドであることを知らせ
   るよう、Ｓｃｂｏｋ　ラインを第１状態にドライブする
   過程と、 Ｂ．クロック・サイクルの第１フェーズにおいて、マシ
   ン・バスに情報をドライブする過程と、Ｃ．上記クロッ
   ク・サイクルの第２フェーズにおいて、上記マイクロイ
   ンストラクションのソース・オペランドを読み出す過程
   と、 Ｄ．それらが全て使用可能かどうか調べるため、インス
   トラクションを実行するのに上記オペランドにより必要
   とされるリソースをチェックする過程と、Ｅ．上記イン
   ストラクションにより必要とされるいずれか１つのリソ
   ースがビジーであるならば、上記　Ｓｃｂｏｋ信号を上
   記第２状態にドライブする過程と、Ｆ．インストラクシ
   ョンを決して発行することがないシステムの休止のよう
   に見せるため、上記インストラクションを実行すること
   に関して行われるどんな仕事も、全てのリソースにキャ
   ンセルさせる過程と、Ｇ．次のクロック・サイクルにお
   いて上記インストラクションを再発行する過程と、から
   成ることを特徴とするデータ処理方法。
3. 【請求項３】　　ｏｐコード・フィールドを含んでいる
   カレント・マイクロインストラクションを伝達するマイ
   クロインストラクション・バスと主メモリとに接続でき
   、かつリソース・スコアボーダと、複数のレジスタから
   なると共に各レジスタに関連したスコアボード・ビット
   を含んでいるレジスタ・アレイとを有するデータ・プロ
   セッサにおいて、 Ａ．上記マイクロインストラクション・バスにおけるカ
   レント・レジスタ形式のマイクロインストラクションに
   より使用されるリソースが、レジスタ実行オペレーショ
   ンに関して使用可能であることを示すため、Ｓｃｂｏｋ
   　ラインを第１状態にドライブする過程と、 Ｂ．それらが全て使用可能かどうか調べるようインスト
   ラクションを実行するのに必要とされるリソースをチェ
   ックする過程と、 Ｃ．上記インストラクションが単一サイクルのインスト
   ラクションかどうかを決定するため、上記インストラク
   ションの上記ｏｐコード・フィールドをチェックする過
   程と、 Ｄ．上記インストラクションが単一サイクルのインスト
   ラクションで、インストラクションにより必要とされる
   リソースがビジーであるならば、リソースがビジーであ
   ると示すよう、上記　Ｓｃｂｏｋ　　信号を第２状態に
   ドライブする過程と、から成ることを特徴とするデータ
   処理方法。