JPH04213142A - 高速メモリ・アクセス・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
・システム等に用いられるシステム・メモリへのアクセ
スを行なうシステムに関するものであり、更に詳細には
、バースト・モードでの高速アクセスに適したメモリ・
アクセス・システムに関する。

【０００２】

【従来技術及びその問題点】コンピュータ・システムは
伝統的に、サイズによる順に、メインフレーム・コンピ
ュータ・ミニコンピュータ及びマイクロコンピュータ、
の３つの群に分類されている。サイズとは、この文脈で
は、メモリの大きさやユーザの数の他、関連する管理の
複雑差のことも意味する。更に、異なる大きさのコンピ
ュータを設計するコンピュータ設計者は、複雑さ、速さ
、データ量、原価及び消費者に関連して様々な設計上の
優先順位を付ける。

【０００３】本発明が利用できるまでは、コンピュータ
のシステム・メモリから中央処理装置へ直接バースト・
モードでデータを転送することはハイエンドのコンピュ
ータ用の精巧なコンピュータ概念と考えられていた。こ
の概念の適用対象は、各種のコンピュータのうちの大規
模で高価な類のコンピュータ、すなわち大量のデータを
高速度で処理する必要のあるメインフレーム及びミニコ
ンピュータに限られていた。しかし、バースト・モード
・データ転送は内部キャッシュに関してマイクロコンピ
ュータ・チップ・アーキテクチャの内部では行われてい
る。従って、メインフレーム、ミニコンピュータ及びマ
イクロチップの設計者はバースト・モードの概念になじ
んでいるが、マイクロコンピュータの設計者は、その必
要性がないので、あまり詳しくはない。

【０００４】マイクロコンピュータ産業が発展すること
につれて、コンピュータ集約的な用途に次第に多く使用
されるようになってきたマイクロコンピュータで更に大
きな処理速度を達成することが必要になってきた。これ
らの用途には、たとえば、高解像度図形表示装置、高性
能コンピュータ自動設計（ＣＡＤ）ワークステーション
、高速ローカル・エリア・ネットワーク（ＬＡＮ）及び
最近は３２ビット・バースト・データ転送を最大毎秒３
３メガバイトで処理するように開発中の新しいＥＩＳＡ
（Ｅｘｔｅｎｄｅｄ　　Ｉｎｄｕｓｔｒｙ　　Ｓｔａｎ
ｄａｒｄＡｒｃｈｉｔｅｃｔｕｒｅ）周辺装置、がある
。 その結果、通常は個別のコンピュータ部品を接続するこ
とに関与しているマイクロコンピュータ設計者は、部品
間の相互作用の速さを増す手立てを捜し求めている。マ
イクロコンピュータ・システムの動作時間の大部分は、
計算と、システム・メモリとＣＰＵとの間のデータ転送
に使われていることがわかっている。

【０００５】マイクロコンピュータ産業を急速に拡大す
る必要性を知って、マイクロチップ設計者はデータをチ
ップ外でバースト・モードで操作することができるマイ
クロプロセッサを設計し、開発した。このマイクロプロ
セッサとしては、たとえば、内部に８キロバイトの内部
キャッシュを有するＩｎｔｅｌ８０４８６マイクロプロ
セッサ（アメリカ合衆国カリフォルニア州のＩｎｔｅｌ
　　Ｃｏｒｐｏｒａｔｉｏｎ製）がある。Ｉｎｔｅｌ８
０４８６マイクロプロセッサは、Ｉｎｔｅｌ８０３８６
マイクロプロセッサのアーキテクチャを改良し、チップ
の外部に対してバースト・モードで動作するよに開発さ
れた。Ｉｎｔｅｌ８０４８６自体の動作についてはＩｎ
ｔｅｌ　　Ｃｏｒｐｏｒａｔｉｏｎによって１９８９年
４月に発行された“ｉ４８６Ｍｉｃｒｏｐｒｏｃｅｓｓ
ｏｒ”（注文番号２４０４４０−００１）を参照された
い。

【０００６】このＩｎｔｅｌマイクロプロセッサに対し
て一般にＤＲＡＭから成る従来のシステム・メモリを使
用しても、メモリの速度が遅いため、このマイクロプロ
セッサの速度上の能力を生かし切ってはいなかった。シ
ステム・メモリとＩｎｔｅｌ８０４８６マイクロプロセ
ッサとの間のデータ交換速度を極力大きくするため、マ
イクロコンピュータ設計者は、性急にも、外部キャッシ
ュとＩｎｔｅｌ８０４８６マイクロプロセッサとインタ
ーフェースしてシステム・メモリのデータを一層素早く
このマイクロプロセッサに送るようにしていた。外部キ
ャッシュとともに用いられるＩｎｔｅｌ８０４８６マイ
クロプロセッサを使用するいくつかの８０４８６マシン
がＡｐｒｉｃｏｔ　　ａｎｄ　　Ａｄｖａｎｃｅｄ　　
Ｌｏｇｉｃ　　Ｒｅｓｅａｒｃｈから発表されている。

【０００７】しかし、Ｉｎｔｅｌ８０４８６マイクロプ
ロセッサに外部キャッシュを付加して速度を向上させる
ことには欠点がある。外部キャッシュからデータを得る
のは、データを８０４８６マイクロプロセッサの内部キ
ャッシュから得るよりも時間がかかる。外部キャッシュ
を８０４８６マイクロプロセッサの物理的に近くに設置
する必要がある。外部キャッシュはマイクロコンピュー
タ内の貴重な有限の不動産であるボード面積を使ってし
まう。更に、外部キャッシュには余分の費用がかかる。

【０００８】本発明が以下で開示されるまでは、データ
をシステム・メモリからマイクロプロセッサへ、マイク
ロプロセッサに接続した外部キャッシュを必要とせずに
バースト・モードで高速転送することができるメモリ・
アクセス・システムは市場や他のどこにもなかった。こ
れに関しては、Ｎ．Ｂａｒａｎ、“ＥＩＳＡ　　Ａｒｒ
ｉｖｅｓ”、Ｂｙｔｅ　　Ｍａｇａｚｉｎｅ、ｖ１４、
Ｎｏ．１２、１９８９年１１月（カバーストリー）を参
照されたい。

【０００９】

【発明の目的】本発明は経済的で高性能なマイクロコン
ピュータアーキテクチャの提供に関する従来技術におけ
る前述した問題および欠点を克服することを目的とする
ものである。本発明は、多数のマイクロコンピュータ設
計者および技術者の何ヶ月にも渡る、経済的かつ高性能
なマイクロコンピュータ・アーキテクチャを提供しよう
という多大な努力の結果である。

【００１０】

【発明の概要】本発明は高速処理を可能にするマイクロ
コンピュータ・アーキテクチャである。本発明の一実施
例は、高速ホスト・バスを介してシステム・メモリに接
続されたマイクロプロセッサを含む。このマイクロプロ
セッサ、システム・メモリ、およびホスト・バスはマイ
クロプロセッサがシステム・メモリのデータにバースト
・モードで高速にアクセスできるように構成される。従
って、本発明によれば、マイクロプロセッサとシステム
・メモリの間に外部キャッシュを挿入しなくても高速処
理ができるようになる。この高速性によって、本発明を
用いたシステムはネットワーク・サーバあるいはマルチ
ユーザ・ホストとして使用される高価なミニコンピュー
タに替わることができる。

【００１１】本発明の他の実施例では、Ｉｎｔｅｌマイ
クロプロセッサ８０４８６をこのマイクロコンピュータ
のマイクロプロセッサとして使用する。３２ビットのホ
スト・バスによってＩｎｔｅｌ８０４８６マイクロプロ
セッサとシステム・メモリを接続している。このシステ
ム・メモリはダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）を用いている。キャッシュ・メモリに比
して低速なＤＲＡＭを使用するにもかかわらず、本シス
テムは外部システム・メモリとＩｎｔｅｌ８０４８６マ
イクロプロセッサとの間できわめて高速なデータ転送を
達成する。さらに、従来のマイクロプロセッサとよびメ
モリのかかる適合性によって、マイクロコンピュータの
設計にこれらマイクロプロセッサとメモリを容易にかつ
安価に組みこむことが可能になる。

【００１２】本発明の実施例は、システム・メモリ・コ
ントローラによって直接制御されるシステム・メモリを
有する。システム・メモリ・コントローラはＩｎｔｅｌ
８０４８６マイクロプロセッサの指令のもとに動作する
。システム・メモリ・コントローラはシステム・メモリ
とホスト・バスに接続されている。システム・メモリか
らＩｎｔｅｌ８０４８６マイクロプロセッサへバースト
・モードでデータ転送する場合、第１アドレスがＩｎｔ
ｅｌ８０４８６マイクロプロセッサからシステム・メモ
リ・コントローラに転送される。それに続いてシステム
・メモリ・コントローラが第１アドレスを、制御信号と
システムメモリ内のアクセスすべきデータ・ロケーショ
ンに対応する第２アドレスに翻訳する。従来技術と異な
り、マイクロプロセッサからの第１アドレスの最初のも
ののみを受信した後にシステム・メモリ・コントローラ
がメモリ・データへのアクセス手順を引き継がせること
によってデータ取り込みを最適化している。

【００１３】本発明のもう一つの別の実施例では、３２
ビット・ホスト・バスに接続された２つまたはそれ以上
の６４ビットのシステム・メモリ・バスを有するシステ
ム・メモリが設けられる。２つの３２ビットのラッチ・
トランシーバ（ｌａｔｃｈｉｎｇ　　ｔｒａｎｃｅｉｖ
ｅｒ）がそれぞれの６４ビット・システム・メモリ・バ
スからのデータを３２ビット・ホスト・バスに転送する
。 このメモリ・アーキテクチャは、いくつかの理由から高
速のデータ取り込みを提供に役立つ。多数のバスによっ
て、データ転送を遅くするシステム・メモリ・バスから
の容量負荷の影響を最小限にする。このアーキテクチャ
によってデータ径路の数がさらに増え、それによって別
のデータを同時に操作することが可能になる。言い換え
れば各システム・メモリ・アクセス中に２ワードのデー
タが一度に読出されるため、システム・メモリのアクセ
ス回数が少なくてすむ。

【００１４】本発明のさらに別の実施例では、マイクロ
コンピュータのデータ処理の方法が示される。ここにお
いては、Ｉｎｔｅｌ８０４８６マイクロプロセッサをホ
スト・バスへ接続し、Ｉｎｔｅｌ８０４８６マイクロプ
ロセッサからこの実施例のシステム・メモリへ信号を送
出してバースト・モードで読み出し、その後ホスト・バ
スを介してシステム・メモリからＩｎｔｅｌ８０４８６
マイクロプロセッサにデータをバースト・モードで直接
転送する。この実施例によれば高速処理が可能であり、
またバースト・モードでデータ転送を行うのに８０４８
６マイクロプロセッサとシステム・メモリの間に外部キ
ャッシュを用いる必要がなくなる。これによって費用を
低減し、またコンピュータ資産を節約することができる
。

【００１５】本発明のまた別の実施例はデータをシステ
ム・メモリからＩｎｔｅｌ８０４８６マイクロプロセッ
サにバースト・モードで転送するものである。この実施
例では、６４ビット・システム・メモリ・バスの１つを
選択し、６４ビット・システム・メモリ・バスから６４
ビット・データを読出し、６４ビット・データのうちの
第１の組の３２ビット・データを３２ビット・ホスト・
バスに送出し、６４ビット・データのうちの第２の組を
３２ビット・ホスト・バスに送出する。この実施例によ
れば、３２ビット長のダブルワード２つを同時に読出す
ことができ、またさらに６４ビット・データを３２ビッ
ト・ホスト・バスに転送する手段が与えられる。さらに
、この実施例の後の３つのステップを繰り返して同一の
６４ビット・システム・メモリ・バスから４つのダブル
ワードをバースト・モードで読出すことができる。

【００１６】本願ではマイクロコンピュータのシステム
・メモリからデータを読出すためのもう一つ別の実施例
が開示される。この実施例では、Ｉｎｔｅｌ８０４８６
マイクロプロセッサ、システム・メモリ・コントローラ
及びＤＲＡＭを用いたシステム・メモリを設け、Ｉｎｔ
ｅｌ８０４８６マイクロプロセッサからシステム・メモ
リ・コントローラに第１アドレスを送出し、メモリ・コ
ントローラで制御信号とシステム・メモリの複数のデー
タ・ロケーションに対応する第２アドレスを発生し、制
御信号と第２アドレスに応答してシステム・メモリから
マイクロプロセッサにバースト・モードでデータを転送
する。この実施例はメモリ・ロケーションとマイクロプ
ロセッサ間の必要なアドレス・インタラクションの数を
最小限にするだけでなく、より広い意味でシステム・メ
モリからＩｎｔｅｌ８０４８６マイクロプロセッサへの
バースト・モードのデータ転送速度の向上に役立つ。こ
れによればメモリがマイクロプロセッサの速度に近い速
度で機能することが可能になる。

【００１７】当業者にはこの発明の他の目的および利点
が以下の図面と詳細な説明から明らかとなろう。更に別
のあらゆる目的および利点もここに包含されるものであ
る。

【００１８】

【実施例】

（１）概観 図１にはもっとも広い意味での実施例を示す。高速マイ
クロコンピュータ・アーキテクチャは外部システム・メ
モリ１０２を有する。このメモリは外部キャッシュを用
いることなく、マイクロプロセッサ１０６によってホス
ト・バス１０４を介してバースト・モードで高速にアク
セスすることができる。ここでいうバースト・モードと
は、高速の連続データ転送を指す。

【００１９】図１に示すマイクロプロセッサ１０６はチ
ップ外のマイクロコンピュータ部品からバースト・モー
ドで読み出すことができるものであれば現在あるいは将
来の通常の設計のいかなるものでもよい。本実施例では
システム・メモリ１０２がマイクロプロセッサ１０６に
バースト・モードで高速にデータ転送できるようにする
ことによってマイクロプロセッサ１０６のバースト・モ
ード能力を補う。これにより、マイクロプロセッサ１０
６とシステム・メモリ１０２の間に外部キャッシュを挿
入しなくても高速処理ができるようになる。この高速性
によって、この発明はネットワーク・サーバあるいはマ
ルチユーザ・ホストとして使用される高価なミニコンピ
ュータに替わることができる。

【００２０】図２では本発明の実施例を示す別の図であ
る。図２ではＩｎｔｅｌ８０４８６マイクロプロセッサ
２０６がマイクロコンピュータ・アーキテクチャ用のマ
イクロプロセッサとして使用されている。さらにシステ
ム・メモリ・コントローラ１０８がＩｎｔｅｌ８０４８
６マイクロプロセッサの指令のもとにシステム・メモリ
１０２を制御するのに用いられる。

【００２１】Ｉｎｔｅｌ８０４８６マイクロプロセッサ
２０６は外部のマイクロコンピュータ部品からバースト
・モードで読み取りを行えるように設計されている。Ｉ
ｎｔｅｌ８０４８６マイクロプロセッサ２０６は一度に
３２ビットのデータ、すなわちダブルワードを読み取る
ことができる。本発明はＩｎｔｅｌ８０４８６マイクロ
プロセッサ２０６のバースト・モード能力を最大限活用
する。本発明では、システム・メモリ・コントローラ２
０８の制御のもとに、システム・メモリ１０２に、バス
２２８、ホスト・バス１０４およびバス２１６を介して
Ｉｎｔｅｌ８０４８６マイクロプロセッサ２０６本来の
速度に近い速度でＩｎｔｅｌ８０４８６マイクロプロセ
ッサ２０６とバースト・モードで通信させる。従来技術
と異なり、Ｉｎｔｅｌ８０４８６マイクロプロセッサ２
０６から第１アドレスの最初のものを受信しただけでシ
ステム・メモリ・コントローラ１０８にメモリのデータ
・ロケーションへのアドレシング手順を引き継がせるこ
とによって、データ取り込みに要する時間を最適化する
。

【００２２】Ｉｎｔｅｌ８０４８６マイクロプロセッサ
２０６がシステム・メモリ１０２からのデータ読出しを
希望するとき、Ｉｎｔｅｌ８０４８６マイクロプロセッ
サ２０６はバス２１６、ホスト・バス１０４、およびバ
ス２２２を介してシステム・メモリ・コントローラ１０
８に第１のホスト・アドレスを送出し、次にあるいはそ
れと同時にアドレス・ストローブ（ＡＤＳ）送出される
。ＡＤＳおよびそれに付随するホスト・アドレスをＩｎ
ｔｅｌ８０４８６マイクロプロセッサ２０６から受領し
た後、システム・メモリ・コントローラ１０８は、各種
の制御信号とアクセスすべきシステム・メモリの複数の
データ・ロケーションに対応する第２アドレスを発生す
ることによって、システム・メモリ１０２へのアドレシ
ング手順を引き継ぐ。これらの制御信号およびアドレス
はバス２２４を介してシステム・メモリ１０２に直接送
出される。従来のアーキテクチャでは、システム・メモ
リ・コントローラ１０８はシステム・メモリ１０２から
各ダブルワードを読み出すためには、Ｉｎｔｅｌ８０４
８６からのアドレスをバス２１６、ホスト・バス１０４
およびバス２２２を経由して受け取るまで待たなければ
ならなかった。

【００２３】 （２）中央処理装置−Ｉｎｔｅｌ８０４８６マイクロプ
ロセッサ Ｉｎｔｅｌ８０４８６マイクロプロセッサ２０６は、１
、２、および４個のダブルワード（１ダブルワード＝３
２ビット）の読出しを支援する。以下の説明においては
バースト・モードでのデータ伝送とは１つ以上のダブル
ワードが連続して転送されることを意味する。

【００２４】Ｉｎｔｅｌ８０４８６マイクロプロセッサ
２０６がバーストモードでの読み取りを希望するという
信号を送る機構はＢＬＡＳＴ信号である。この信号はＩ
ｎｔｅｌ８０４８６マイクロプロセッサ２０６の出力ピ
ンに割当てられている。このＢＬＡＳＴ信号はＩｎｔｅ
ｌ８０４８６マイクロプロセッサ２０６がデータ・バー
スト・モードに入りたいとき高論理レベルをとる。これ
に続いて、この信号はバースト・モードでの最後のダブ
ルワードの転送中に低論理レベルになる。

【００２５】Ｉｎｔｅｌ８０４８６マイクロプロセッサ
２０６のチップ外部のコンピュータ部品がバースト・モ
ード転送を実行することを希望する信号を送る機構はＢ
ＲＤＹ信号である。ＢＲＤＹ信号はＩｎｔｅｌ８０４８
６マイクロプロセッサ２０６の入力ピンに割当てられて
いる。図１について言えば、システム・メモリ１０２に
よってホスト・バス１０４に与えられたデータは、サン
プリングされたＢＲＤＹ信号がアクティブであるとき、
Ｉｎｔｅｌ８０４８６マイクロプロセッサ２０６にスト
ローブされる。ＢＲＤＹは低論理レベルにあるときアク
ティプである。つまり、ＢＲＤＹ信号はホスト・バス１
０４から有効データを取り出すことができるようになっ
ていることを８０４８６マイクロプロセッサ２０６に示
す。

【００２６】図２について説明すれば、Ｉｎｔｅｌ８０
４８６マイクロプロセッサ２０６のクロック・レートは
発振器２１０によって制御される。５０メガヘルツの発
振器２１０からのクロック信号はプログラマブル・アレ
イ・ロジック（ＰＡＬ）２１２を経て送出され、いくつ
かの２５メガヘルツのクロック信号を発生する。１つの
クロック信号は線２１８を介してＩｎｔｅｌ８０４８６
マイクロプロセッサ２０６を制御する。別のクロック信
号は線２２０、ホスト・バス１０４およびバス２２２、
２２８を経てシステム・メモリ・コントローラ１０８と
システム・メモリ１０２を制御する。８０４８６マイク
ロプロセッサ２０６はウェイト・ステートを付加すれば
３３ＭＨｚ環境といったさらに高い周波数で動作するこ
とができることに注意しなければならない。さらに将来
のより高いクロック速度を用いた設計も本願に含まれる
ものである。

【００２７】さらに、この発明のすべてのシステム構成
要素は同期して動作していること、また非同期動作が可
能であることは明らかである。性能の改良のため将来の
設計には非同期動作を用いることもできる。

【００２８】 （３）システム・メモリ・アーキテクチャ図３には図１
及び図２の実施例をさらに詳細に示す。具体的には、シ
ステム・メモリ１０２が詳細に示されている。さらに、
システム・メモリ・コントローラ１０８はバッファ３１
０を介してシステム・メモリ１０２を制御する。システ
ム・メモリ１０２は１つのダブルワードを転送するか、
あるいは２つまたは２つのダブルワードを転送すること
によってバースト・モードで動作するように設計されて
いる。システム・メモリ１０２は３つのダブルワードを
転送できるが、動作においてはＩｎｔｅｌ８０４８６マ
イクロプロセッサが１つ、２つあるいは４つのダブルワ
ードしか読まないため、３つのダブルワードを転送する
ことはない。

【００２９】 Ａ．　　デュアル・メモリ・バス 図３を参照すれば、システム・メモリ１０２はホスト・
データ・バス３５８を介してホスト・バス１０４に並列
に接続される２つの６４ビット・システム・メモリ・バ
ス３１１及び３１２を有する。システム・メモリ１０２
からのデータはホスト・バス１０４に転送することがで
き、最終的にはホスト・データ・バス３５８、ホスト・
バス１０４およびバス３２４を介してＩｎｔｅｌ８９４
８６マイクロプロセッサ２０６にバースト・モードで高
速に転送することができる。重要なことは、ホスト・バ
ス１０４は５０メガバイト／秒の速度（２５ＭＨｚ、８
クロックで４ダブルワード・バーストの期間）でシステ
ム・メモリ１０２からホスト・データ・バス３５８を介
してデータを受け取ることができる。

【００３０】システム・メモリはＤＲＡＭモジュールで
構成することができる。これらのＤＲＡＭは連続的メモ
リ・サイクル（ｂａｃｋ−ｔｏ−ｂａｃｋ　　ｍｅｍｏ
ｒｙｃｙｃｌｅ）を高速で実行できるものでなければな
らない。この特性を持つＤＲＡＭの例としては、ページ
・モードＤＲＡＭやスタティック・カラムＤＲＡＭ等が
ある。本実施例のシステム・メモリ・コントローラ１０
８はページ・モードＤＲＡＭを制御するように設計され
ているが、スタティック・カラムＤＲＡＭを制御するよ
うに設計することもできる。キャッシュ・メモリに比し
て低速な、高速ページ・モードＤＲＡＭを使用するにも
かかわらず、このマイクロコンピュータ・システムは外
部システム・メモリ１０２からＩｎｔｅｌ８０４８６マ
イクロプロセッサ２０６へのきわめて高速なデータ転送
を達成する。

【００３１】各システム・メモリ・バス３１１および３
１２に用いるＤＲＡＭはＳＩＭＭ（Ｓｉｎｇｌｅ　　Ｉ
ｎ−ｌｉｎｅ　　Ｍｅｍｏｒｙ　　Ｍｏｄｕｌｅ）ソケ
ット３１５−３２２に接続される。システム・メモリ・
バス３１１はＳＩＭＭソケット３１５−３１８と一対の
ラッチ・トランシーバ３１１Ａおよび３１１Ｂを含む。 ＳＩＭＭソケット３１５と３１７に接続されたＤＲＡＭ
は３２ビット・バス３４６を介してラッチ・トランシー
バ３１１Ａとデータを通信する。ＳＩＭＭソケット３１
６と３１８に接続されたＤＲＡＭは３２ビットバス３４
８を介してラッチ・トランシーバ３１１Ｂへデータを渡
す。

【００３２】システム・メモリ・バス３１２はＳＩＭＭ
ソケット３１９−３２２と一対のラッチ・トランシーバ
３１２Ａおよび３１２Ｂを含む。ＳＩＭＭソケット３１
９と３２１に接続されたＤＲＡＭは３２ビットバス３４
２を介してラッチ・トランシーバ３１２Ａとデータを通
信する。ＳＩＭＭソケット３２０と３２２に接続された
ＤＲＡＭは３２ビット・バス３４４を介してラッチ・ト
ランシーバ３１２Ｂへデータを渡す。さらに、３２ビッ
ト・ラッチ・トランシーバ３１１Ａ、３１１Ｂ、３１２
Ａ、３１２Ｂはすべてホスト・データ・バス３５８およ
び３２ビット・バス３５０、３５２、３５４、３５６を
介してホスト・バス１０４の同じ３２ビット・データ線
に接続されている。最適には、それぞれのＳＩＭＭソケ
ットは１個のＳＩＭＭに２バンクのＤＲＡＭを含む倍密
度ＤＲＡＭをサービスする。

【００３３】ページ・モードＤＲＡＭのアドレシングと
２対のラッチ・トランシーバ３１１Ａ、３１１Ｂおよび
３１２Ａ、３１２Ｂへの制御信号の生成は従来の設計の
ものでよい。この実施例では、アドレシングと制御信号
の送出はシステム・メモリ・コントローラ１０８によっ
て行われる。

【００３４】 Ｂ．　　システム・メモリ・コントローラ図４は、図２
に示すものと同様の本発明の一実施例を示しているが、
可能なシステム・メモリ・コントローラ１０８の詳細ブ
ロック図を用いている。図４のシステム・メモリ・コン
トローラ１０８はシステム・メモリ１０２からＩｎｔｅ
ｌ８０４８６マイクロプロセッサ２０６へ、ダブルワー
ドを高速度で１ダブルワード、２ダブルワードまたは４
ダブルワードの倍数単位で転送するのに使用することが
できる。

【００３５】本発明では、システム・メモリ・コントロ
ーラ１０８は、ＰＡＬ４５１及び４５７を除き、ＡＳＩ
Ｃ（Ａｐｐｌｉｃａｔｉｏｎ　　ＳｐｅｃｉｆｉｃＩｎ
ｔｅｇｒａｔｅｄ　　Ｃｉｒｃｕｉｔ）として作り込ま
れている。しかし、現在既知のまたは将来開発される他
の適切などんなやり方によってもシステム・メモリ・コ
ントローラ１０８を作り込むのに使用することができる
。図３では、Ｉｎｔｅｌ８０４８６マイクロプロセッサ
２０６の制御下で、システム・メモリ・コントローラ１
０８は、必要なアドレッシング信号及び制御信号をバッ
ファ３１０を通してシステム・メモリ１０２に供給する
。

【００３６】再び図３を参照すれば、システム・メモリ
１０２を操作するには、たとえば２５メガヘルツで動作
するシステム・メモリ・コントローラ１０８は、ＷＥ（
書込みイネーブル）をバス３３４により、ＣＡＳ０：３
（列アドレス・ストローブ、線０から３まで）をバス３
３６により、ＲＡＳ０：７（行アドレス・ストローブ、
線０から７まで）をバス３３８により及びＭＡ９：０（
メモリ・アドレス、線９から７まで）をバス３４０によ
り、システム・メモリ１０２に送る。システム・メモリ
・コントローラ１０８は更に、ＯＥＢＡ０：３（Ｂから
Ａへの出力イネーブル，ここで「ＢからＡ」とは読出し
方向である）、ＯＥＡＢ０：１（Ａからへの出力イネー
ブル，ここで「ＡからＢ」とはＷＥの期間中使用される
書込み方向である）及びラッチ・トランシーバ３１１Ａ
、３１１Ｂ、３１２Ａ及び３１２ＢのＮＬＥＢＡ０：１
ＢからＡへのラッチ動作イネーブル）を駆動する。

【００３７】注目に値することは、システム・メモリ１
０２を２５メガヘルツより高い周波数のクロック・レー
トで駆動することができるということである。システム
・メモリ・コントローラ１０８の別の実施例は、システ
ム・メモリ１０２をたとえば３３メガヘルツのような更
に高い周波数で動作させる。同じシテスム・メモリ・ア
ーキテクチャを用いるこれら将来の実施例をここに取り
入れるつもりである。

【００３８】図４に定義したようなシステム・メモリコ
ントローラ１０８を使用する図３のシステム・メモリ１
０２のデータ・ロケーションは、行（またはページ）及
び列で指定される。メモリ・ロケーションは行（ページ
）及び各ページ内のカラムによってアドレスできる。 図３及び図４を参照すれば、システム・メモリ１０２の
ロケーションにアクセスするために、システム・メモリ
・コントローラ１０８は行アドレスを、次に列アドレス
を、バス３４０及びバッファ３１０を経由して各ＳＩＭ
Ｍソケット３１５〜３２２に設けられた各ＤＲＡＭに向
けて発する。行アドレスはページを指示し、一方列アド
レスはページのどのバイトにアクセスするかを指示する
。行アドレス及び列アドレスは各ＤＲＡＭに接続するＭ
Ａ９：０（メモリ・アドレス、線９から０）上でマルチ
プレクスされる。アドレシング期間中、システム・コン
トローラ１０８からシステム・メモリ１０２へのＭＡ９
：０上の信号は、すべて行アドレスかまたはすべて列ア
ドレスかであり、適切なＲＡＳ（行アドレス・ストロー
ブ）によりバス３３８を通して及びＣＡＳ（列アドレス
・ストローブ）によりバス３３６を通して特定のＤＲＡ
Ｍにラッチされる。

【００３９】８個のＤＲＡＭバンク０〜７は（各ＳＩＭ
Ｍソケットの倍密度ＤＲＡＭモジュールを使用している
場合）ＳＩＭＭソケット３１７〜３２２に接続される。 ＤＲＡＭバンク０〜３はＳＩＭＭソケット３１５〜３１
８に１つの６４ビット・システム・メモリ・バスを専用
として持っており、メモリ・バンク４〜７はＳＩＭＭソ
ケット３１９〜３２２に別の６４ビット・システム・メ
モリ・バスを専用として持っている。ＣＡＳ線は下の表
Ａに示すようにＤＲＡＭバンク０〜７に接続されている
。倍密度の代りに単密度ＤＲＡＭを使用すれば、表Ａの
奇数番号のＤＲＡＭバンクは存在しないが、システム・
メモリ１０２は同じように働く。更に、本発明ではＲＡ
Ｓ０：７の各々は対応するＤＲＡＭバンク０〜７に接続
される。

【００４０】

【００４１】制御信号を供給するために、システム・メ
モリ・・コントローラ１０８は、バースト・モードで動
作するＩｎｔｅｌ８０４８６マイクロプロセッサ２０６
から転送された４つのダブルワードについてのアドレス
（ＨＡ２５：２）のシーケンスは、そのシーケンスの最
初のアドレスがわかれば全てわかるという事実に依存し
ている。この知識を用いて、システム・メモリ・コント
ローラ１０８は先頭のダブルワードに対応する開始アド
レスに基いてアドレス固有制御信号をシステム・メモリ
１０２へ送ることにより、どのようなシーケンスでもバ
ースト・モードで処理できる。このアドレシング手順を
採用することにより、後に詳細に説明するが、システム
・メモリ・コントローラ１０８がＩｎｔｅｌ８０４８６
マイクロプロセッサ２０６から最初のアドレスを受け取
れば、このマイクロプロセッサ２０６が求めている後続
のダブルワートに関する後続のアドレスを待つ必要なし
にシステム・メモリ１０２の複数のデータ・ロケーショ
ンのアドレシングを始めることができる。

【００４２】更に詳細には、Ｉｎｔｅｌ８０４８６マイ
クロプロセッサ２０６からのバースト・モードでのアド
レシング・シーケンスの期間中、ビットＨＡ３及びＨＡ
２に関して対象性が存在する。ＨＡ３：２で表わした場
合、４ダブルワードのバースト・モード転送において、
Ｉｎｔｅｌ８０４８６マイクロプロセッサ２０６から発
生することができる可能なシーケンスは以下の表Ｂの通
りである。

【００４３】

【００４４】これらのシーケンスを注意深く考察すると
、ＨＡ２が各ダブルワード毎にその状態を変える、すな
わち「トグルする」ことが明らかである。一方、ＨＡ３
は与えられたシーケンス中の２番目のダブルワードの後
トグルする。それ故、システム・メモリ・コントローラ
１０８からラッチ・トランシーバ３１１Ａ、３１１Ｂ及
び３１２Ａ、３１２Ｂ、の他にＤＲＡＭメモリ・アドレ
ス（ＭＡ９：０）への制御信号（ＯＥＢＡ３：０、ＮＬ
ＥＢＡ１：０）はすべて既知のＨＡ３及びＨＡ２ビット
の初期状態に基づかせることができる。したがって、図
４のシステム・メモリ・コントローラ１０８の実施例は
この概念を利用している。

【００４５】図４は図３のシステム・メモリ・コントロ
ーラ１０８の実施例を詳細に示している。図４を参照す
ると、システム・メモリ・コントローラ１０８は、ＣＰ
Ｕサイクル制御４５０、プログラマブル・アレイ・ロジ
ック（ＰＡＬ）４５１、アドレス変換論理４５２、メモ
リ・バンク制御４５４、システム・メモリ・バス制御４
５６、ＰＡＬ４５７、ＭＡ０トグル４５８及びメモリ・
アドレス・マルチプレクサ４６０から構成されている。 これらの要素は、ＰＡＬ４５１と４５７を除いて、いず
れもＡＳＩＣ技術を使用して従来通りに作成された論理
回路である。ここに個別論理回路を使用することによっ
て回路を実現することもできる。以下に記す機能を遂行
するどんな論理構成でも使用することができる。

【００４６】バーストモード期間中のシステム・メモリ
１０２に関連するシステム・メモリ・コントローラ１０
８の動作を時間段階Ｔ１〜Ｔ１０により以下に説明する
。各時間段階中に数種の事象が発生する可能性がある。 また、１つの時間段階は１クロックサイクルに等しい。 注目に値するのは時間段階間に待ち状態を付加してシス
テムを一層適応可能にすることができるということであ
る。

【００４７】 時間Ｔ１ 時間Ｔ１で動作中、３２ビット・ホスト・アドレス（Ｈ
Ａ３２：２）は、Ｉｎｔｅｌ８０４８６マイクロプロセ
ッサ２０６からバス３２６、ホスト・バス２０４及びバ
ス３３２を経由してシステム・メモリ・コントローラ１
０８のアドレス変換論理４５２に送られる。ホスト・ア
ドレスの後、アドレス・ストローブＡＤＳが制御線４６
３、ホスト・バス２０４及び制御線４６５を通ってＣＰ
Ｕサイクル制御４５０によって送られる。更に、システ
ム・メモリ読出しを指示する制御信号（Ｍ／ＩＯ＝１。 コード読出しならばＤ／Ｃ＝０、あるいはデータ読出し
ならばＤ／Ｃ＝１。Ｗ／Ｒ＝０）がＩｎｔｅｌ８０４８
６マイクロプロセッサ２０６により制御線４６３、ホス
ト・バス２０４及び制御線４６５を通してＣＰＵサイク
ル制御４５０に送られる。

【００４８】アドレス変換論理４５２は、バス３３２か
らＨＡ２５：２（第１アドレス）を取り、これらアドレ
スを行アドレス及び列アドレス（第２アドレス）に変換
する働きをする。ＤＲＡＭのシステム・メモリ１０２は
、ページに分解されるが、そこでは行アドレスがページ
を指定し、列アドレスが特定のページの列を指定する。

【００４９】ＣＰＵサイクル制御４５０は、Ｉｎｔｅｌ
８０４８６マイクロプロセッサ２０６とシステム・メモ
リ・コントローラ１０８との間の制御信号の交信を処理
する。時間Ｔ１の期間中、システム・メモリ・コントロ
ーラ１０８のＣＰＵサイクル制御４５０は、ＢＬＡＳＴ
信号が割当られたＢＬＡＳＴ制御線４６６をサンプリン
グしない（時間Ｔ４の期間中サンプリングを行なうが、
下に詳細に説明する）。したがって、単一のダブルワー
ド読出し、２つあるいは４つのダブルワードのバースト
・モード読出しのいずれでも時間Ｔ１に続いて行える。

【００５０】 時間Ｔ２ Ｉｎｔｅｌ８０４８６マイクロプロセッサ２０６は、時
間Ｔ２の期間中にＡＤＳを制御線４６３、従ってホスト
・バス２０４上から落とす。Ｉｎｔｅｌ８０４８６マイ
クロプロセッサ２０６が２つ以上のダブルワードを読出
したければ、すなわち、バースト・モードで読出したけ
れば、制御線４６２のＢＬＡＳＴ信号がホスト・バス２
０４及び制御線４６６を経由してシステム・メモリ・コ
ントローラ１０８のＣＰＵサイクル制御４５０に送られ
る。システム・メモリ・コントローラ１０８のアドレス
変換論理４５２はホスト・アドレスをホスト・バス２０
４からバス３３２を経由して読み取る。

【００５１】アドレス変換論理４５２は、ＤＲＡＭメモ
リ・バンク０〜７の１つを選択し、この情報を線４７８
を通してメモリ・バンク制御４５４及びシステム・メモ
リバス制御４５６に伝える。従来のどんなバンク選択機
構でも利用することがてきる。メモリ・バンク０〜３は
１つの６４ビット・システム・メモリ・バスだけから構
成されるが、メモリ・バンク４〜７は他の６４ビット・
バスだけから構成されるということを想起して欲しい。 その結果、この点で、システム・メモリ・バス（図３の
３１１または３１２）がメモリ・バンクの選択により選
択されている。この選択は読出しのバースト・モード・
シーケンス全体を通じて維持される。その結果、すべて
のダブルワードが同じシステム・メモリ・バスから来る
。

【００５２】システム・メモリ・バンク制御４５４は、
適切なＣＡＳ及びＲＡＳ信号をそれぞれのバス３３６及
び３３８を通して、アドレス変換論理４５２により選択
されたメモリ・バンクに供給する。システム・メモリ・
バンク制御４５４は、線４８２を経由してのＣＰＵサイ
クル制御４５０からの制御に応答する。したがって、Ｃ
ＡＳ０：３の１つが選択され、これにより表Ａに示すよ
うに１対のＤＲＡＭメモリ・バンクだけがイネーブルさ
れる。バス３３８に乗っているＲＡＳ０：７の１つも選
択された１対のＤＲＡＭメモリ・バンクに対応してイネ
ーブルされる。

【００５３】線４５３を通してのＣＰＵサイクル制御４
５０の制御のもとで、システム・メモリ・バス・コント
ローラ４５６がバス４９０、ＰＡＬ４５７及びバス４９
２を経由して、ＮＬＥＢＡ０：１及びＯＥＢＡ０：１ま
たはＯＥＢＡ２：３の状態を実質的に繰返し変化させる
、すなわち「トグルする」ように動作する。ＮＬＥＢＡ
０：１の組は第２及び第４のダブルワード読出しの後ト
グルされるが、適切なＯＥＢＡ対は各ダブルワード読出
しの後トグルされる。

【００５４】時間Ｔ２での第１のダブルワード読出しに
ついては、システム・メモリ・バス・コントローラ４５
６がＮＬＥＢＡ１と０の双方を活性状態に付勢する。こ
のＮＬＥＢＡ１：０の付勢により、データがラッチ・ト
ランシーバを流れることができるようになる。しかし、
選択されたシステム・メモリ・バスのラッチ・トランシ
ーバ対（図３の３１１Ａと３１１Ｂ、または３３２Ａと
３３２Ｂ）だけがデータを読み出す。それは、ＲＡＳ及
びＣＡＳ制御信号がそれそぞれ線３３８及び３３６上に
あるからである。

【００５５】また時間Ｔ２の期間中、ＷＥ信号が読出し
状態に対して発生される。これはメモリ・バンク制御４
５４からＤＲＡＭに伝えられる。この信号はＤＲＡＭ読
出し機能を実行するため、ＣＡＳに先立って送られなけ
ればならない。

【００５６】 時間Ｔ３ 時間Ｔ３で、バス４９０のＯＥＢＡ３：０の１つがシス
テム・メモリ・バス制御４５６により活性状態に付勢さ
れ、これにより結局ラッチ・トランシーバのうちの１つ
（図３の３１１Ａ、３１１Ｂ、３３２Ａ、または３３２
Ｂ）の１つだけを動作させる。ＰＡＬ４５７により、適
切なトランシーバのラッチ動作は時間Ｔ４まで遅らされ
る。

【００５７】どのラッチ・トランシーバを動作させるか
の決定は、メモリ・バス制御４５６により選択されたＨ
Ａ２及びバンクの状態に基づいて行われる。この状態は
両方ともアドレス変換論理４５２によりメモリ・バス制
御４５６に伝えられる。ＨＡ２＝０の場合はＯＥＢＡ２
とＯＥＢＡ０の一方が活性状態に付勢され、そうでない
場合はＯＥＢＡ３とＯＥＢＡ１の一方が活性状態に付勢
される。選択されたＯＥＢＡ対の状態は後に説明するよ
うに後続のダブルワード読出し時に状態を変える、すな
わち「トグル」する。好適実施例では、ＯＥＢＡ１：０
の組は初期アドレスについて任意に選択されている。

【００５８】メモリ・バンク制御４５４は適切なＣＡＳ
及びＲＡＳを対応するバス３３６及び３３８を通してシ
ステム・メモリ１０２に送り、ＤＲＡＭバンク０〜７の
１つを作動させる。ＣＡＳはＤＲＡＭ対（０，１または
２，３または４，５または６，７）を指定し、ＲＡＳは
その対のどのバンクにアクセスすべきかを指示する。

【００５９】アドレス変換論理４５２は、バス４７２、
メモリ・アドレス・マルチプレクサ４６０及びバス３４
０を経由して、アドレスＭＡ９：０をＣＡＳ及びＲＡＳ
と共にシステム・メモリのメモリ・ロケーションのすべ
てに送る。バス３４０上のＭＡ９：０の各伝送は列アド
レスまたは行アドレスである。システム・メモリはＨＡ
２５〜ＨＡ４に基づき行と列を有するバンクに組織され
ているということを想起されたい。更に、時間Ｔ５で、
ＣＰＵサイクル制御４５０の制御の下に、ＭＡ０トグル
４５８は、２つのダフルワード読出の後、すなわち、第
３のダブルワード読出しのＣＡＳの前にＭＡ０ビットの
状態をトグルし、これによりＭＡ９：０に入っている列
アドレスを変える。

【００６０】ＥＢＲＤＹ信号はＣＰＵサイクル制御４５
０により線４４９に乗せられる。この信号は線４４９、
ＰＡＬ４５１、線４６８、ホスト・バス２０４及び線４
６４を経由して最終的にはＩｎｔｅｌ８０４６８マイク
ロプロセッサ２０６に到達する。ＰＡＬ４５１に達した
後、ＥＢＲＤＹ信号はＢＲＤＹ信号と称される。ＢＲＤ
Ｙ信号はシステム・メモリ・コントローラ１０８がデー
タをバースト・モードで供給する準備ができていること
及び有効なデータ・ダブルワードがホスト・バス２０４
に乗っていることを示す。ＥＢＲＤＹはＰＡＬ４５１に
ラッチされ、この信号は有効データが実際にホスト・バ
ス２０４の上にあって時間Ｔ４にＩｎｔｅｌ８０４８６
マイクロプロセッサ２０６により取り出されるようにな
るまで遅らされる。このようにして、ＥＢＲＤＹ（また
はＢＲＤＹ）信号はパイプライン化される。

【００６１】 時間Ｔ４ 時間Ｔ３に送られたラッチされたＯＥＢＡ信号はＰＡＬ
４５７からバス４９２により適切なラッチ・トランシー
バに伝送される。ラッチ・トランシーバは第１のダブル
ワードをホスト・データ・バス３５８を経由してホスト
・バス２０４に出力する。第１のダブルワードは、シス
テム・メモリ１０２中でＮＥＬＢＡ、ＯＥＢＡ、ＣＡＳ
、ＲＡＳ及びアドレスＭＡ９：０に一致する６４ビット
・メモリ・バンクの半分から読み出される。

【００６２】トランシーバ制御線４５３を通してのＣＰ
Ｕサイクル制御４５０の監督の下に、システム・メモリ
・バス制御４５６はバス４９０に乗っている次のダブル
ワード（第２のダブルワード）のためにＯＥＢＡ対をト
ルグする。ＯＥＢＳ３：２の状態または代わりのＯＥＢ
Ａ１：０の状態は、時間Ｔ２で先に説明したようにＨＡ
２の初期状態に応じてトグルする。したがって、システ
ム・メモリ・コントローラ１０８は、後続のダブルワー
ド読出しに対するＯＥＢＡを発する前に制御線４６６の
ＢＬＡＳＴ信号をサンプリングするのを待つことはない
。その結果、性能が向上する。

【００６３】Ｉｎｔｅｌ８０４８６マイクロプロセッサ
２０６は今度は、制御線４６４、ホスト・バス２０４及
び制御線４６８を経由して、ＣＰＵサイクル制御４５０
によりＴ３でＥＢＲＤＹとして１クロックサイクル早く
送られた、ＰＡＬ４５１にラッチされているＢＲＤＹ信
号を受け取る。Ｉｎｔｅｌ８０４８６マイクロプロセッ
サ２０６は、バス３２４を経由してホスト・バス２０４
から受け取ったデータの第１のダブルワードをストロー
ブする。

【００６４】ＣＰＵサイクル制御４５０はＢＬＡＳＴ線
４６６をサンプリングする。Ｉｎｔｅｌ８０４８６マイ
クロプロセッサにより読み取られるべきダブルワードが
もはや存在しなければ（つまり８０４８６が１つのダブ
ルワードしか要求していない）、ＰＡＬ４５７にラッチ
されている保留中のＯＥＢＡが時間Ｔ５の期間中に伝送
される。

【００６５】以下に説明する時間Ｔ５及びＴ６で、シス
テム・メモリ・コントローラ１０８はＩｎｔｅｌ８０４
８６マイクロプロセッサ２０６への第２のダブルワード
・バースト転送を実行する。これらの動作は、おそらく
１クロック・サイクルに短縮できるであろうから、第２
のダブルワードを８０４８６に転送するには１クロック
しかかからない。これには、時間Ｔ５の後半中にＴ６の
動作を行わせるよりも優れた且つそれとは異なる論理上
の変更が必要になる。

【００６６】時間Ｔ５Ｉｎｔｅｌ８０４８６マイクロプ
ロセッサ２０６は、２ダブルワード・バーストであれば
、ＢＬＡＳＴ信号をＢＬＡＳＴ制御線４６２上に出す。

【００６７】第２のダブルワードのためのＯＥＢＡは、
ＰＡＬ４５７から線４９２により適切なラッチ・トラン
シーバに伝送される。その結果、第２のダブルワードは
ホスト・データ・バス３５８を通ってホスト・バス２０
４上でイネーブルされる。ＢＲＤＹ信号は、先に落とさ
れたＥＢＲＤＹに基づき、ＰＡＬ４５１により落とされ
る。データは時間Ｔ５の終りにＩｎｔｅｌ８０４８６マ
イクロプロセッサ２０６により読み取られ得るが、図４
の好適実施例では、本発明の範囲外の他の要求事項のた
め時間Ｔ６まで強制的に待たされる。

【００６８】システム・メモリ・バス制御４５６は、線
４８８のＮＥＬＢＡ１：０を落として６４ビットのデー
タを時間Ｔ２で選択したと同じラッチ・トランシーバに
ラッチする。線４８４にあるＭＡ０ビットの状態は、Ｍ
Ａ０トグル４５８によりトグルされ、この６４ビット読
出しについての次の列アドレスを設定する。ＭＡ０トグ
ル４５８はＭＡ０をその反対の論理状態にトグルして８
０４８６マイクロプロセッサ２０６からの第３及び第４
のダブルワードについての既にわかっているアドレス要
件を満たす。これに関連した説明がある表Ｂを参照され
たい。

【００６９】制御線４４９上のＥＢＲＤＹ信号はＣＰＵ
サイクル制御４５０により付勢され、Ｉｎｔｅｌ８０４
８６マイクロプロセッサが時間Ｔ６の期間中に第２のダ
ブルワードをサンプリングすることができるようにする
ためＰＡＬ４５１にラッチされる。

【００７０】 時間Ｔ６ ＯＥＢＡはシステム・メモリ・バス制御４５６により時
間Ｔ５における状態と同じ状態に保たれるが、制御線４
４９のＥＢＲＤＹ信号はＣＰＵサイクル制御４５０によ
り第３のダブルワードについてもやはり維持される。

【００７１】メモリ・バンク制御４５４は、第２の６４
ビットのホスト・バス２０４への読出しを開始するため
に、時間Ｔ２で選択されたそれぞれの線３３６及び３３
８の同じＣＡＳ及びＲＡＳを使用する。読出しは第１の
６４ビット読出し（夫々３２ビットの第１及び第２のダ
ブルワード）の場合と同じバス及び同じメモリ・バンク
から行われる。バス４８８のＮＬＥＢＡ０：１の１つが
低側に付勢され（元のＨＡ２が０の場合はＮＬＥＢＡ０
が低側に付勢され、そうでない場合はＮＬＥＢＡ１がロ
ー側に付勢される）、第２のダブルワードをラッチ・ト
ランシーバに保持し、一方（第２の６４ビット読出しか
らの）第３のダブルワードはそこを通っていくことがで
きるようにする。ＡＭ０はトグルされた値（第２のＣＡ
Ｓアドレス）に保持される。ＯＥＢＡ対は次にトグルさ
れて、元のＯＥＢＡが再び出力されるが、その対の他の
ＯＥＢＡは落とされる。

【００７２】Ｉｎｔｅｌ８０４８６マイクロプロセッサ
２０６は、時間Ｔ６の終わりに制御線４６４のＢＲＤＹ
をサンプリングし、ホスト・バス２０４からのデータの
第２のダブルワードをホスト・バス３２４を通してスト
ローブして取り込む。Ｉｎｔｅｌ８０４８６マイクロプ
ロセッサ２０６が線４６２からＢＬＡＳＴ信号を落とし
て２つのダブルワードだけを読出したいことを示せば、
次のクロックに向けて保留されているＯＥＢＡがＰＡＬ
４５７で終結する（ＯＥＢＡは時間Ｔ７でフラッシュさ
れる）。保留中のＢＲＤＹ信号はそのＰＡＬ４５１で終
結し、バス３３６上のＣＡＳ信号は次の時間Ｔ７におい
て落とされる。

【００７３】 時間Ｔ７ ＯＥＢＡ対は、システム・メモリ・バス制御４５６のシ
ーケンスに従ってバス４９２を介してＰＡＬ４５７で再
びトグルされる。第３のダブルワード（第２の６４ビッ
ト読出しの第１のダブルワード）は、バス３５８を通し
てホスト・バス２０４でイネーブルされる。

【００７４】本発明の動作のこの時点で、ＥＢＲＤＹと
は異なるが同一目的を有する信号がシステム・メモリ・
コントローラ１０８から送られる。この信号は最終的に
は８０４８６マイクロプロセッサ２０６のＲＤＹピンに
行く。この信号はＰＡＬ（図示せず）を通してパイプラ
イン化され、ＥＢＲＤＹ信号と同じ態様でクロックされ
る。

【００７５】この信号及びＥＢＲＤＹ信号は目的が同一
であり、ＥＢＲＤＹ信号を実現するにはＥＢＲＤＹ信号
にわずかな設計変更を加えるだけでよいから、以下に述
べる説明はＥＢＲＤＹ信号だけを参照する。

【００７６】ＥＢＲＤＹ信号は、第４のダブルワードに
対してＣＰＵサイクル制御４５０により線４４９上では
付勢され、ＰＡＬ４５１にラッチされる。同時に、ＢＲ
ＤＹが第３のダブルワードに対してＰＡＬ４５１により
線４６８上で付勢される。

【００７７】メモリ・制御バンク４５４はＣＡＳを線３
３６上で付勢し続けるが、線４８４上のＭＡ０トグル４
５８はＭＡ０をトグルした値に付勢する。線４８８上の
ＮＬＥＢＡ０：１は共に今は低側に付勢されて、第２の
読出しの６４ビットすべてを選択されたシステム・メモ
リ・バス３１１または３１２のラッチ・トランシーバに
流入することができるようにする。

【００７８】この点で、ＯＥＢＡ対は再びトグルされて
、第４のダブルワードを時間Ｔ８の期間中バス３５８を
通してホスト・バス２０４に乗せることができるように
する。

【００７９】 時間Ｔ８ Ｉ８０４８６マイクロプロセッサ２０６は、制御線４６
２上でＢＬＡＳＴ信号を付勢して、これが読出したい最
後のダブルワードであることを示し、バス３２４を通し
てホスト・バス２０４からのデータの第３のダブルワー
ドをストローブして取り込む。ＣＰＵサイクル制御４５
０は、次のクロック期間中には新しいデータが戻されな
いので、線４４９上のＥＢＲＤＹを落とす。

【００８０】時間Ｔ７の期間中にトグルされたＯＥＢＡ
対はバス４９２の信号をトグルさせる。したがって、第
４のダブルワード（第２の２ダブルワード読出しの２番
目）がバス３５８を通してホスト・バス２０４上に出さ
れる。

【００８１】メモリ・バンク制御４５４は線３３６上で
ＣＡＳを付勢し続け、システム・メモリ・バス制御４５
６は線上でＮＬＥＢＡを付勢し続ける。線４８４上のＭ
Ａ０はＭＡ０トグル４５８によりその元の値（最初のＨ
Ａ３の状態）に戻される。線４９０上にあるシステム・
メモリ・バス制御４５６からのＯＥＢＡ信号は落とされ
る。線４６８上のＢＲＤＹは先に付勢されたＥＢＲＤＹ
から発生したＰＡＬ４５１により再び付勢される。Ｉｎ
ｔｅｌ８０４８６マイクロプロセッサ２０６は時間Ｔ８
の終りに線４６４上のＢＲＤＹ信号をサンプリングし、
ホスト・バス２０４からバス・３２４を通って来るデー
タの第４のダブルワードをストローブして取り込む。

【００８２】 時間Ｔ９ Ｉｎｔｅｌ８０４８６マイクロプロセッサ２０６は新し
いアドレス信号及び制御信号を使用して新しいサイクル
を始めることができるし、あるいは制御線４６３を通し
て適切な制御信号を送ることによりホスト・バス２０４
を解放することもできる。

【００８３】システ・メモリ・コントローラ１０８は、
線３３６上のすべてのＣＡＳ信号を落として読出しを終
了し、線４８８のＮＬＥＢＡ０：１を２つとも落とす。 システム・メモリ・コントローラ１０８は今や読出しが
完了したと考える。

【００８４】 時間Ｔ１０ 時間Ｔ１０の期間中、ＮＬＥＢＳＡはバス４８８上で２
つとも再び付勢されて、可能な新しい読出サイクルを準
備するためデータがラッチ・トランシーバを通って行く
ことができるようにする。従って、時間Ｔ１から時間Ｔ
１０までの期間中システム・メモリ・コントローラ１０
８は、図３のシステム・メモリ１０２に必要な制御信号
及び第２アドレスを供給する。

【００８５】 Ｃ．　　ＯＥＢＡ及びＢＲＤＹパイプライン図４のシス
テム・メモリ・コントローラ１０８の説明から、ＯＥＢ
Ａ信号およびＢＲＤＹ信号はＰＡＬ４５７および４５１
によってパイプライン化されることは明らかである。

【００８６】前述したように、システムメモリバスコン
トロール４５６からのＯＥＢＡ３：０信号はＰＡＬ４５
７にラッチされる。この構成にする理由の一つはデータ
転送速度を大きくすることである。７ナノ秒ＰＡＬ４５
７は、２５ＭＨｚでクロックされた場合、ＡＳＩＣシス
テム・メモリ・コントローラ１０８より高速にＯＥＢＡ
信号を駆動できる。また、性能上の理由から、システム
・メモリ・コントローラ１０８は、ＢＬＡＳＴ信号が低
状態になったとわかるまで、あるいは低状態にならない
限り、４ダブルワードのバースト・モードが起こるもの
と想定する。ＢＬＡＳＴ信号が低レベルになるときまで
にはＯＥＢＡがパイプライン中に入っていてフラッシン
グされる必要がある。システム・メモリ・コントローラ
１０８は、性能を犠牲にしない限りは、ＢＬＡＳＴ信号
がサンプリングされるのを待ってから２番目以降のダブ
ルワードのためのＯＥＢＡ信号を発するということはで
きない。

【００８７】ＢＲＤＹ信号のパイプライン処理について
は、ＢＲＤＹ入力ピンがＩｎｔｅｌ８０４８６マイクロ
プロセッサ２０６にあることを想起されたい。ＢＲＤＹ
信号は、Ｉｎｔｅｌ８０４８６マイクロプロセッサ２０
６に、ホスト・バス上に有効データがあり、このデータ
がバースト・モードで送られることを知らせる。ＢＲＤ
Ｙ信号はまた性能上の理由からパイプライン化された信
号である。このパイプラインはシステム・メモリ・コン
トローラ１０８からＩｎｔｅｌ８０４８６マイクロプロ
セッサ２０６に送出される信号をラッチするＰＡＬ回路
４５１を含んでいる。

【００８８】システム・メモリ・コントローラ１０８の
ＣＰＵサイクル制御４５０は、バースト・モード読出し
中、Ｉｎｔｅｌ８０４８６マイクロプロセッサ２０６に
ＢＲＤＹ信号を受信して欲しい時よりも１Ｔ（すなわち
、上述の時間Ｔ１〜Ｔ１０の一つ分）ステップ前にＢＲ
ＤＹ信号を発生する。ＯＥＢＡ信号については、システ
ム・メモリ・コントローラ１０８はＢＬＡＳＴ信号を見
るまでは、あるいは見ないかぎり、４ダブルワードのバ
ースト・モードであると想定する。ＢＬＡＳＴ信号を見
たときには、保留中のＢＲＤＹ信号はＰＡＬ４５１で終
結されなければならない。

【００８９】 （４）結論 本発明の２つのシステム・メモリ・バスは高速ページ・
モードＤＲＡＭからなるシステム・メモリ１０２への高
速データ・アクセスを可能にすることによって、マイク
ロコンピュータに高速マイクロコンピュータ・アーキテ
クチャを提供することを助ける。この高い周波数のアク
セスは、従来の設計にかかるシステム・メモリを複数個
設けることによって向上される。この理由は次の通りで
ある。単一のシステム・メモリ・バスを用いるときは、
接続されたＤＲＡＭのキャパシタンス・ローディングに
よって、高周波数での動作が伝播遅延のためそこなわれ
る。この発明の多重バス・アーキテクチャは接続された
ＤＲＡＭによって起こるキャパシタンス・ローディング
を低減し、それによって高い動作周波数で見られる悪影
響を最小限にする。

【００９０】上述の実施例の２つのメモリ・バス・３１
１および３１２を設けることにより、同時に操作するこ
とのできるデータ径路の数がさらに増加し、それによっ
て、速度が向上する。より具体的には、データはＤＲＡ
Ｍから読出され、それぞれのラッチ・トランシーバに６
４ビット毎にラッチされる。しかし、ホスト・バス１０
４上のデータ径路は３２ビットの幅しかない。したがっ
て、それぞれの６４ビットの読出しはシステム・メモリ
１０２からＩｎｔｅｌ８０４８６マイクロプロセッサ２
０６への２つの別の３２ビットのデータ転送を意味する
。このアーキテクチャを採用した結果、データ・アクセ
ス速度は８０４８６マイクロプロセッサが機能する速度
に近づく場合がある。

【００９１】さらに、本実施例のシステム・メモリ・コ
ントローラ１０８は高速マイクロコンピュータ・アーキ
テクチャを提供するのに役立つ。Ｉｎｔｅｌ８０４８６
マイクロプロセッサ２０６からのアドレスを待つことな
くシステム・メモリのアドレシングを行うことによって
、システムの速度がかなり速くなる。

【００９２】最後に、パイプライン化されたＢＲＤＹお
よびＯＥＢＡ論理を設けることにより、システム・メモ
リ１０２からＩｎｔｅｌ８０４８６マイクロプロセッサ
２０６への高速のバースト・モードでのデータ伝送が可
能になり、これによってマイクロコンピュータ・アーキ
テクチャの速度がさらに向上する。

【００９３】本発明は上述の実施例に限定されず、実施
例は説明のためにのみ挙げたものと理解すべきである。 したがって、本発明の範囲は特許請求の範囲に基いて解
釈すべきである。

【００９４】

【発明の効果】以上詳細に説明したように、本発明によ
れば、バースト・モードにより、メモリから高速でデー
タを読出すことのできるシステムを簡単かつ安価に提供
することが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例の概略ブロック図。

【図２】本発明の一実施例の概略ブロック図。

【図３】本発明の一実施例のより詳細なブロック図。

【図４】本発明の一実施例のより詳細なブロック図。

【符号の説明】

１０２：システム・メモリ １０４：ホスト・バス １０６：マイクロプロセッサ １０８：システム・メモリ・コントローラ３１０：バッ
ファ ３１１、３１２：メモリ・バス ３１１Ａ、３１１Ｂ、３１２Ａ、３１２Ｂ：ラッチ・ト
ランシーバ ３１５、３１６、３１７、３１８、３１９、３２０、３
１２、３２２：ＳＩＭＭソケット ３５８：ホスト・データ・バス ４５０：ＣＰＵサイクル制御 ４５２：アドレス変換論理 ４５４：メモリ・バンク制御 ４５６：システム・メモリ・バス制御 ４５８：ＭＡ０トグル

Claims (1)

【特許請求の範囲】
1. 【請求項１】メモリからバースト・モードで読出しを行
   なうことができるように構成されたプロセッサを設け、
   前記メモリは前記プロセッサとバスを介して電気的に接
   続され、前記メモリは前記プロセッサにバースト・モー
   ドでデータ転送できるように構成されることを特徴とす
   る高速メモリ・アクセス・システム。