JPH04212789A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ・セルが大規模に
集積化された半導体集積回路に関する。

【０００２】

【従来の技術】メモリ・セルが大規模に集積化された半
導体集積回路（以下、半導体メモリと言う）の一種とし
て、いわゆるＲＡＭがある。

【０００３】ＲＡＭ（ランダムアクセスメモリ）は、情
報を一時的に蓄え、必要な時期にそれを読み出すことが
できるデバイスであり、読出し／書込みメモリとも呼ば
れる。　　ＲＡＭは、情報を記憶するメモリ・セル，外
部から特定のメモリ・セルを選択するアドレス回路，情
報の読出し・書込みを制御するタイミング回路等からな
る。　　ＲＡＭにおいては、複数のメモリ・セルがマト
リックス状に配置される。この複数のメモリ・セルから
所望のメモリ・セルを選択する動作は、上記マトリック
スの交点を指定する形で行なわれるため、アクセス時間
は、メモリ・セルの位置（番地）によらず一定である。

【０００４】ＲＡＭは、バイポーラＲＡＭとＭＯＳＲＡ
Ｍとに大きく二分類される。

【０００５】バイポーラＲＡＭは下記の長所を有する。

【０００６】 （１）　　ＭＯＳＲＡＭに比較すると高速で動作する。

【０００７】 （２）　　メモリ・セルの動作はスタティック形であり
、タイミング等のコントロールが簡単である。

【０００８】これに対して、バイポーラＲＡＭは下記の
欠点を有する。

【０００９】 （３）　　ＭＯＳＲＡＭに比較すると、消費電力（特に
非動作時）が大きい。

【００１０】 （４）　　ＭＯＳＲＡＭに比較すると、製造工程が複雑
で、高集積度が得にくい。バイポーラＲＡＭは、入出力
レベルの違いにより、ＴＴＬ形とＥＯＬ形の二種類に分
けられる。ＴＴＬインターフェイスのバイポーラＲＡＭ
のアクセスタイム（読出し時間）は３０〜６０（ｎｓｅ
ｃ）の範囲にあり、ＥＣＬインターフェイスのバイポー
ラＲＡＭのアクセスタイムは４〜３５（ｎｓｅｃ）の範
囲にある。

【００１１】従って、バイポーラＲＡＭは高速性を要求
される各種メモリ・システムに応用されている。

【００１２】一方、バイポーラＲＡＭと比較し、ＭＯＳ
ＲＡＭは、その構造及び製造工程が簡単で、消費電力，
記憶密度，価格の面で有利であり、高速動作を必要とし
ない領域で使用されている。

【００１３】ＭＯＳＲＡＭは、ダイナミック形とスタテ
ィック形とに分類される。

【００１４】ダイナミック形ＭＯＳＲＡＭは、そのメモ
リ・セルが、比較的少ないトランジスタにより構成され
る、すなわち１ビット当り１〜３個のトランジスタによ
り構成される（１〜３トランジスタ／ビット）。そのた
め、同一チップ面積であれば、後で述べるスタティック
形ＭＯＳＲＡＭに比べビット密度が高くなる。

【００１５】ダイナミック形ＭＯＳＲＡＭにおいては、
情報がメモリ・セル内の容量に電荷として記憶される。 容量に蓄積された電荷は、リーク電流等によって放電さ
れてしまうため、所定時間内にメモリ・セルの情報を読
出し、再度書込む（リフレッシュ）ことが必要となる。

【００１６】これに対して、スタティック形ＭＯＳＲＡ
Ｍにおいては、そのメモリ・セルとして、一般に６個の
素子によって構成されたフリップフロップ回路が使われ
る。このため、ダイナミック形ＭＯＳＲＡＭで必要とさ
れるようなリフレッシュを必要としない。

【００１７】ダイナミック形ＭＯＳＲＡＭのアクセスタ
イムは１００〜３００（ｎｓｅｃ）の範囲にあり、スタ
ティック形ＭＯＳＲＡＭのアクセスタイムは３０〜２０
０（ｎｓｅｃ）の範囲にある。また、ＭＯＳＲＡＭのア
クセスタイムはバイポーラＲＡＭと比較すると大きな値
である。

【００１８】一方、ホトリソグラフィー技術の改良によ
り半導体集積回路内のＭＩＳＦＥＴの素子寸法の縮細化
が進められており、１９８２年１０月発刊の　ＩＥＥＥ
　ＪＯＵＲＮＡＬＯＦ　ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩ
ＲＯＵＩＴ，　ＶＯＬ．　ＳＣ−１７，　ＮＯ．５，　
頁７９３乃至７９７には、２（μｍ）のデザイン・ルー
ルのウェハ・プロセス技術を用い、アクセスタイム６５
（ｎｓｅｃ）動作消費電力２００（ｍＷ），待機消費電
力１０（μＷ）の６４ＫビットのスタティックＭＯＳＲ
ＡＭが記載されている。

【００１９】一方、ＥＣＬ形のバイポーラＲＡＭの一例
としては、アクセスタイム１５（ｎｓｅｃ）消費電力８
００（ｍＷ）の４ＫビットのＥＣＬ形バイポーラＲＡＭ
が製品名ＨＭ１００４７４−１５として、本出願人より
製造，販売されている。

【００２０】以上説明したように、高速・高消費電力の
バイポーラＲＡＭの特徴と低速・低消費電力のＭＯＳＲ
ＡＭの特徴とは全く独立に、半導体メモリの記憶容量は
、１Ｋビット，４Ｋビット，１６Ｋビット，６４Ｋビッ
ト，２５６Ｋビット，１Ｍビット……と大容量化する技
術動向がある。

【００２１】

【発明が解決しようとする課題】半導体メモリの消費電
力と、バイポーラ・トランジスタの素子寸法を決める現
在のホトリソグラフィー技術とを考慮すると、バイポー
ラＲＡＭの記憶容量は１６Ｋビットが限界であろう。

【００２２】一方、半導体メモリーの記憶容量の大容量
化（特に６４Ｋビット以上）に伴って、半導体チップ面
積も増大し、ＲＡＭのアドレス回路の信号線は大面積の
半導体チップ上で長距離にわたり配置される。アドレス
回路の信号線の距離が長くなると、当然この信号線の浮
遊容量が大きくなるばかりか、この信号線の等価分布抵
抗も大きくなる。微細化のために、ホトリソグラフィー
技術を改良することによって、アドレス回路の信号線の
配線幅が２（μｍ）以下にされると、信号線の等価分布
抵抗も一層大きくなる。また、大容量化に伴って各回路
のファンアウトも大きくなるので、次段ＭＯＳのゲート
容量による負荷容量も大きくなる。従って、２（μｍ）
のホトリソグラフィー技術を用い、アドレス回路の全て
がＣＭＯＳによって構成された６４ＫビットＭＯＳＲＡ
Ｍにおいては、アドレスのアクセスタイムは３０（ｎｓ
ｅｃ）が限界であろう。

【００２３】本発明は、ＥＣＬ形のバイポーラＲＡＭに
相当するアクセスタイムとスタティックＭＯＳＲＡＭに
相当する消費電力とを有する半導体メモリを開発するに
際し、本発明者によってなされたものである。

【００２４】本発明の目的は、高速度で、低消費電力の
半導体メモリを提供することにある。　　本発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面からあきらかになるであろう。

【００２５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。

【００２６】半導体メモリ内のアドレス回路、タイミン
グ回路などにおいて、長距離の信号線を充電および放電
する出力トランジスタ及びファンアウトの大きな出力ト
ランジスタは、バイポーラ・トランジスタにより構成さ
れ、論理処理、例えば、反転，非反転，ＮＡＮＤ，ＮＯ
Ｒ等を行なう論理回路はＣＭＯＳ回路により構成されて
いる。

【００２７】

【作用】ＣＭＯＳ回路によって構成された論理回路は低
消費電力であり、この論理回路の出力信号は低出力イン
ピーダンスのバイポーラ出力トランジスタを介して長距
離の信号線に伝達される。低出力インピーダンスである
バイポーラ出力トランジスタを用いて出力信号を信号線
に伝えるようにしたことにより、信号線の浮遊容量に対
する信号伝播遅延時間の依存性を小さくすることができ
るという作用によって、低消費電力で高速度の半導体メ
モリを提供するという目的を達成することができる。

【００２８】

【実施例】以下、本発明の実施例を図面に沿って説明す
る。

【００２９】図１には、記憶容量が６４Ｋビットで、入
出力が１ビット単位で行なわれるスタティックＲＡＭの
内部構成が示されている。破線ＩＣで囲まれた各回路ブ
ロックは、半導体集積回路技術によって、１個のシリコ
ンチップに形成されている。本実施例のスタティックＲ
ＡＭは、それぞれが１６Ｋビット（＝１６３８４ビット
）の記憶容量を持つ４つのマトリックス（メモリ・アレ
イＭ−ＡＲＹ１〜Ｍ−ＡＲＹ４）を有し、これにより合
計で６４Ｋビット（＝６５５３６ビット）の記憶容量を
持つようにされている。４つのメモリ・アレイＭ−ＡＲ
Ｙ１〜Ｍ−ＡＲＹ４は、互いに同様な構成にされており
、それぞれには、メモリ・セルが１２８列（ロウ）×１
２８行（カラム）に配置されている。

【００３０】複数のメモリ・セルを有するメモリ・アレ
イから所望のメモリ・セルを選択するためのアドレス回
路は、アドレスバッファＡＤＢ，ロウデコーダＲ−ＤＣ
Ｒ０，Ｒ−ＤＣＲ１，Ｒ−ＤＣＲ２，カラムデコーダＣ
−ＤＣＲ１〜ＤＣＲ４，カラムスイッチＣ−ＳＷ１〜Ｃ
−ＳＷ４等から構成されている。

【００３１】情報の読出し・書込みを扱う信号回路は、
特に制限されないが、データ入力バッファＤＩＢ，デー
タ入力中間アンプＤＩＩＡ１〜ＤＩＩＡ４，データ出力
バッファＤＯＢ，データ出力中間アンプＤＯＩＡ，セン
スアンプＳＡ１〜ＳＡ１６から構成されている。

【００３２】情報の読出し・書込み動作を制御するため
のタイミング回路は、特に制限されないが、内部制御信
号発生回路ＣＯＭ−ＧＥ，センスアンプ選択回路ＳＡＳ
Ｃから構成されている。

【００３３】ロウ系のアドレス選択線（ワード線ＷＬ１
１〜ＷＬ１１２８，ＷＬ２１〜ＷＬ２１２８，ＷＲ１１
〜ＷＲ１１２８，ＷＲ２１〜ＷＲ２１２８）には、アド
レス信号Ａ０〜Ａ８に基づいて得られるデコード出力信
号がローデコーダＲ−ＤＣＲ１，Ｒ−ＤＣＲ２より送出
される。上記アドレス信号Ａ０〜Ａ８のうち、アドレス
信号Ａ７，Ａ８は、４つのメモリ・マトリックスＭ−Ａ
ＲＹ１〜Ｍ−ＡＲＹ４から１つのメモリ・マトリックス
を選択するために用いられる。

【００３４】アドレスバッファＡＤＢは、アドレス信号
Ａ０〜Ａ１５を受け、これにもとづいた内部相補アドレ
ス信号ａ０〜ａ１５を形成する。なお、内部相補アドレ
ス信号ａ０は、アドレス信号Ａ０と同相の内部アドレス
信号ａ０と、アドレス信号Ａ０に対して位相反転された
内部アドレス信号ａ０とによって構成されている。残り
の内部相補アドレス信号ａ１〜ａ１５についても、同様
に、内部アドレス信号ａ１〜ａ１５と内部アドレス信号
ａ１〜ａ１５とによって構成されている。

【００３５】アドレスバッファＡＤＢによって形成され
た内部相補アドレス信号ａ０〜ａ１５のうち、内部相補
アドレス信号ａ７，ａ８，ａ９〜ａ１５は、カラムデコ
ーダＣ−ＤＣＲ１〜Ｃ−ＤＣＲ４に供給される。カラム
デコーダＣ−ＤＣＲ１〜Ｃ−ＤＣＲ４は、これらの内部
相補アドレス信号を解読（デコード）し、このデコード
によって得られた選択信号（デコード出力信号）を、カ
ラムスイッチＣ−ＳＷ１〜Ｃ−ＳＷ４内のスイッチ用絶
縁ゲート型電界効果トランジスタ（以下、ＭＩＳＦＥＴ
と称する）　Ｑ１００１，　Ｑ１００１，　Ｑ１１２８
，　Ｑ１１２８，　Ｑ２００１，Ｑ２００１，Ｑ３００
１，Ｑ３００１，Ｑ４００１，Ｑ４００１，のゲート電
極に供給する。

【００３６】ワード線ＷＬ１１〜ＷＬ１１２８，ＷＬ２
１〜ＷＬ２１２８，ＷＲ１１〜ＷＲ１１２８，ＷＲ２１
〜ＷＲ２１２８のうち、外部からのアドレス信号Ａ０〜
Ａ８の組合わせによって指定された１本のワード線が上
述したロウデコーダＲ−ＤＣＲ１，Ｒ−ＤＣＲ２によっ
て選択され、上述したカラムデコーダＣ−ＤＣＲ１〜Ｃ
−ＤＣＲ４及びカラムスイッチＣ−ＳＷ１〜Ｃ−ＳＷ４
によっとて、外部からのアドレス信号Ａ７，Ａ８，Ａ９
〜Ａ１５の組合せによって指定された１対の相補データ
線が複数の相補データ線対Ｄ１００１，Ｄ１００１〜Ｄ
１１２８，Ｄ１１２８，Ｄ２００１，Ｄ２００１〜Ｄ２
１２８，Ｄ２１２８，Ｄ３００１，Ｄ３００１〜Ｄ３１
２８，Ｄ３１２８，Ｄ４００１，Ｄ４００１〜Ｄ４１２
８，Ｄ４１２８のなかから選択される。 これにより、選択されたワード線と選択された相補デー
タ線対との交点に位置されたメモリ・セルＭ−ＣＥＬが
選択される。

【００３７】読出し動作においては、スイッチ用ＭＩＳ
ＦＥＴＱ１，Ｑ１〜Ｑ４，Ｑ４，Ｑ８，Ｑ８，Ｑ１２，
Ｑ１２，Ｑ１６，Ｑ１６が、特に制限されないが、内部
制御信号発生回路ＣＯＭ−ＧＥから出力された制御信号
によりオフ状態にされる。これにより、コモンデータ線
ＣＤＬ１，ＣＤＬ１〜ＣＤＬ４，ＣＤＬ４と書込み信号
入力中間アンプＤＩＩＡ１〜ＤＩＩＡ４とが電気的に分
離される。選択されたメモリ・セルの情報は、選択され
た相補データ線対を介してコモンデータ線に伝えられる
。コモンデータ線に伝えられたメモリ・セルの情報は、
センスアンプによりセンスされ、データ出力中間アンプ
ＤＯＩＡ及びデータ出力バッファＤＯＢを介して外部に
出力される。

【００３８】なお、本実施例では、センスアンプが１６
個設けられているが、これらのセンスアンプＳＡ１〜Ｓ
Ａ１６のうち、１つのセンスアンプ、すなわちその入力
端子がコモンデータ線を介して選択された相補データ線
対に結合されたセンスアンプがセンスアンプ選択回路Ｓ
ＡＳＣからのセンスアンプ選択信号により選択されて、
センス動作を実行する。

【００３９】書込み動作においては、スイッチＭＩＳＦ
ＥＴＱ１，Ｑ１〜Ｑ４，Ｑ４，Ｑ８，Ｑ８，Ｑ１２，Ｑ
１２，Ｑ１６，Ｑ１６が内部制御信号発生回路ＣＯＭ−
ＧＥからの制御信号によってオン状態にされる。アドレ
ス信号Ａ７〜Ａ１５に従って、例えば、カラムデコーダ
Ｃ−ＤＣＲ１がスイッチ用ＭＩＳＦＥＴＱ１００１，Ｑ
１００１をオン状態にした場合、データ入力中間アンプ
ＤＩＩＡ１の出力信号は、コモンデータ線対ＣＤＬ１，
ＣＤＬ１，ＭＩＳＦＥＴＱ１，Ｑ１，Ｑ１００１，Ｑ１
００１を介して相補データ線対Ｄ１００１，Ｄ１００１
に伝えられる。このとき、ロウデコーダＲ−ＤＣＲ１に
よってワード線ＷＬ１１が選択されていれば、　このワ
ード線ＷＬ１１　と相補データ線Ｄ１００１，Ｄ１００
１との交点に設けられたメモリ・セルにデータ入力中間
アンプＤＩＩＡ１の出力信号に応じた情報が書き込まれ
る。

【００４０】コモンデータ線対ＣＤＬ１，ＣＤＬ１は、
特に制限されないが、本実施例においては、４組のコモ
ンデータ線対（サブコモンデータ線対）により構成され
ている。同図には、これら４組のコモンデータ線対のう
ち、２組のコモンデータ線対が示されている。残りの２
組のコモンデータ線対も、図示されているコモンデータ
線対と同様に、それぞれスイッチ用ＭＩＳＦＥＴＱ２，
Ｑ２，Ｑ３，Ｑ３を介してデータ入力中間アンプＤＩＩ
Ａ１に結合されるようにされている。この４組のコモン
データ線対のそれぞれには、１個のセンスアンプの入力
端子と、３２組のスイッチ用ＭＩＳＦＥＴの一方の入出
力電極が結合されている。すなわち、第１のコモンデー
タ線対には、センスアンプＳＡ１の入力端子と、スイッ
チ用ＭＩＳＦＥＴＱ１００１，Ｑ１００１〜Ｑ１０３２
，Ｑ１０３２の入出力端子が結合され、第２のコモンデ
ータ線対には、　センスアンプＳＡ２の入力端子と、　
スイッチ用ＭＩＳＦＥＴＱ１０３３，Ｑ１０３３〜Ｑ１
０６４，Ｑ１０６４の入出力端子が結合され、第３のコ
モンデータ線対には、センスアンプＳＡ３の入力端子と
、スイッチ用ＭＩＳＦＥＴＱ１０６５，Ｑ１０６５〜Ｑ
１０９６，Ｑ１０９６の入出力端子が結合され、第４の
コモンデータ線対には、センスアンプＳＡ４の入力端子
と、スイッチ用ＭＩＳＦＥＴＱ１０９７，Ｑ１０９７〜
Ｑ１１２８，Ｑ１１２８の入出力端子が結合されている
。書込み動作においては、これら４組のコモンデータ線
対は、スイッチ用ＭＩＳＦＥＴＱ１，Ｑ１〜Ｑ４，Ｑ４
を介して互いに電気的に結合されるが、読出し動作にお
いては、互いに電気的に分離される。これにより、読出
し動作のとき、センスアンプの入力端子に結合される浮
遊容量を減らすことが可能であり、読出し動作の高速化
を図ることができる。 なお、読出し動作においては、スイッチ用ＭＩＳＦＥＴ
を介して選択されたメモリ・セルからの情報が伝えられ
たサブコモンデータ線対に、その入力端子が結合された
ところのセンスアンプのみが選択されて、センス動作を
実行するようにされている。他のコモンデータ線対ＣＤ
Ｌ２，ＣＤＬ２〜ＣＤＬ４，ＣＤＬ４についても、上述
したコモンデータ線対ＣＤＬ１，ＣＤＬ１と同様な構成
にされている。

【００４１】なお、本実施例では、スイッチ用ＭＩＳＦ
ＥＴＱ１，Ｑ１〜Ｑ４，Ｑ４，Ｑ８，Ｑ８，Ｑ１２，Ｑ
１２，Ｑ１６，Ｑ１６に共通の制御信号ＷＥＣＳが供給
されるようにされているが、各スイッチ用ＭＩＳＦＥＴ
にカラムでコーダからの選択信号を供給するようにして
もよい。このようにすれば、書込み動作において、デー
タ入力中間アンプの負荷容量を減らすことが可能であり
、書込み動作の高速化を図ることが可能となる。

【００４２】内部制御信号発生回路ＣＯＭ−ＧＥは、２
つの外部制御信号すなわちＣＳ（チップセレクト信号）
，ＷＥ（ライトイネーブル信号）を受けて、複数の制御
信号ＣＳ１，ＣＳ２，ＣＳ３，ＷＥＣＳ，ＷＥＣＳ，Ｄ
ＯＣ等を発生する。

【００４３】センスアンプ選択回路ＳＡＳＣは、チップ
セレクト信号ＣＳと、内部相補アドレス信号ａ７〜ａ１
５を受けて、上述したセンスアンプ選択信号と、内部チ
ップセレクト信号ＣＳ，ＣＳを形成する。

【００４４】図２は、図１のアドレスバッファＡＤＢ，
ロウデコーダＲ−ＤＣＲ０，Ｒ−ＤＣＲ１，Ｒ−ＤＣＲ
２をさらに詳細に示すブロックダイアグラムである。

【００４５】図２において、出力側が黒くマークされた
論理シンボルの回路は出力信号線を充電および放電する
出力トランジスタがバイポーラ・トランジスタにより構
成され、反転，非反転，ＮＡＮＤ，ＮＯＲ等の論理処理
用トランジスタがＣＭＯＳにより構成された準ＣＭＯＳ
回路であり、通常の論理シンボルの回路は純ＣＭＯＳ回
路である。

【００４６】図２に示すようにアドレスバッファＡＤＢ
には、外部からＴＴＬレベルのアドレス信号Ａ０〜Ａ３
をその入力に受け、非反転出力ａ０〜ａ３と反転出力ａ
０〜ａ３を相補出力信号線に送出するための非反転・反
転回路Ｇ０〜Ｇ３が配置されている。この非反転・反転
回路Ｇ０〜Ｇ３は図４に示す如き準ＣＭＯＳ回路により
構成されている。

【００４７】図４において、Ｑ４０，Ｑ４２，Ｑ４４，
Ｑ４６，Ｑ５０，Ｑ５２，Ｑ５３はＮチャンネルのＭＩ
ＳＦＥＴであり、Ｑ４１，Ｑ４２，Ｑ４３，Ｑ４９はＰ
チャンネルのＭＩＳＦＥＴであり、Ｑ４７，Ｑ４８，Ｑ
５１，Ｑ５４はＮＰＮバイポーラ・トランジスタである
。

【００４８】抵抗Ｒ４０とＭＩＳＦＥＴＱ４０とは、入
力端子に印加される外部サージ電圧からＭＩＳＦＥＴＱ
４１，Ｑ４２のゲート絶縁膜を保護するためのゲート保
護回路を構成する。

【００４９】Ｑ４１，Ｑ４２，Ｑ４３，Ｑ４４は２段カ
スケード接続されたＣＭＯＳインバータを構成するため
、ノードＮ１の信号と同相の信号がノードＮ３に伝達さ
れる。

【００５０】Ｑ４５，Ｑ４６もＣＭＯＳインバータを構
成するため、ノードＮ３と逆相の信号がノードＮ４に伝
達される。

【００５１】Ｑ４７は出力端子ＯＵＴの容量性負荷Ｃ４
１の充電用出力トランジスタで、Ｑ４８は容量性負荷Ｃ
４１の放電用出力トランジスタである。

【００５２】Ｑ４９，Ｑ５０もＣＭＯＳインバータを構
成するため、ノードＮ３と逆相の信号がノードＮ５に伝
達される。

【００５３】Ｑ５２はノードＮ３の信号によりオンし、
出力端子ＯＵＴの容量性負荷Ｃ４２の放電用トランジス
タＱ５４にベース電流を与えるためのソースフォロワＭ
ＩＳＦＥＴであり、Ｑ５３はソースフォロワＭＩＳＦＥ
ＴＱ５２の負荷として動作するばかりではなくＱ５４の
ベース蓄積電荷を放電するためのスイッチ用ＭＩＳＦＥ
Ｔとしても動作する。

【００５４】Ｑ４８が飽和領域で駆動されることを防止
するため、ＭＩＳＦＥＴＱ４５のソースが電源ＶＣＣで
はなくＱ４８のコレクタに接続され、同様にＱ５４が飽
和領域で駆動されることを防止するため、ＭＩＳＦＥＴ
Ｑ５２のドレインが電源ＶＣＣではなくＱ５４のコレク
タに接続されている点も、改良上の大きな特徴である。

【００５５】従って、図４の非反転・反転回路において
、入力端子ＩＮにハイレベルの信号が印加されると、ノ
ードＮ３はハイレベル、ノードＮ４とノードＮ５とはロ
ーレベルとなり、　Ｑ４７のベースには、Ｑ４３を介し
てベース電流が供給されるため、Ｑ４７がオンされる。 出力端子ＯＵＴがハイレベルにあると、Ｑ５２がオンす
るため、このＱ５２を介してＱ５４にベース電流が供給
される。このとき、Ｑ４６，Ｑ５０は、ノードＮ３がハ
イレベルであるため、オンしている。そのためＱ４５，
Ｑ５４は、そのベース蓄積電荷が、Ｑ４６，Ｑ５０を介
して放電されるため、オフとなる。よって、容量性負荷
Ｃ４１は、低出力インピーダンスのバイポーラ出力トラ
ンジスタＱ４７により高速に充電され、容量性負荷Ｃ４
２は低出力インピーダンスのバイポーラ出力トランジス
タＱ５４により高速に放電される。 容量性負荷Ｃ４１の充電が終了すると、Ｑ４７のコレク
タ・エミッタ経路に電流が流れなくなり、容量性負荷Ｃ
４２の放電が終了すると、Ｑ５２のドレイン・ソース経
路とＱ５４のコレクタ・エミッタ経路とに電流が流れな
くなる。

【００５６】図４の非反転・反転回路の入力端子ＩＮに
ローレベルの信号が印加されると、Ｑ４７とＱ５４がオ
フとなり、Ｑ４８とＱ５１とがオンとなるため、容量性
負荷Ｃ４１が高速で放電され、容量性負荷Ｃ４２が高速
で充電される。この時、ノードＮ５はハイレベルとなる
ため、ＭＩＳＦＥＴＱ５３がオンとなる。従って、Ｑ５
４のベース蓄積電荷はＱ５３を介して接地電位点に高速
で放電されるため、Ｑ５４のターンオフ速度が向上され
る。容量性負荷Ｃ４１の放電が終了すると、Ｑ４５のド
レイン・ソース経路とＱ４８のコレクタ・エミッタ経路
とに電流が流れなくなり、容量性負荷Ｃ４２の充電が終
了すると、Ｑ５１のコレクタ・エミッタ経路に電流が流
れなくなる。

【００５７】万一、容量性負荷Ｃ４１，Ｃ４２の充電と
放電とがバイポーラトランジスタＱ４７，Ｑ４８，Ｑ５
１，Ｑ５４により実効されるのではなく、ＭＩＳＦＥＴ
により実効される場合は、ＭＩＳＦＥＴのオン抵抗はバ
イポーラ・トランジスタのオン抵抗と比較すると極めて
大きな値となるため、充電・放電は低速度でしか実行で
きない。

【００５８】これに対し、図２の実施例のアドレスバッ
ファにおいては、内部アドレス信号ａ０，ａ０〜ａ３，
ａ３をその出力信号線に送出する非反転・反転回路Ｇ０
〜Ｇ３の出力トランジスタは、図４に示すようにバイポ
ーラ・トランジスタにより構成されているため、非反転
・反転回路Ｇ０〜Ｇ３の出力信号線が半導体チップ表面
上で長距離にわたり配置されるとしても、非反転・反転
回路Ｇ０〜Ｇ３を高速度で動作させることが可能となる
。

【００５９】図２のロウデコーダＲ−ＤＣＲ０はアドレ
ス回路のプリデコーダとして動作する。このロウデコー
ダＲ−ＤＣＲ０は、アドレスバッファＡＤＢから得られ
た内部アドレス信号ａ０，ａ０〜ａ３，ａ３　が印加さ
れる３入力ＮＡＮＤ回路Ｇ１５〜Ｇ２３，Ｇ２４〜Ｇ３
１，Ｇ４０〜Ｇ４７及びチットプセレクト信号ＣＳと３
入力ＮＡＮＤ回路Ｇ２４〜Ｇ３１の出力信号とが印加さ
れる２入力ＮＯＲ回路Ｇ３２〜Ｇ３９により構成されて
いる。

【００６０】プリデコーダとしてのロウデコーダＲ−Ｄ
ＣＲ０の出力信号線（すなわち３入力ＮＡＮＤ回路Ｇ１
６〜Ｇ２３，Ｇ４０〜Ｇ４７の出力信号線と２入力ＮＯ
Ｒ回路Ｇ３２〜Ｇ３９の出力信号線）は、図２に示すよ
うに、アドレス回路のデコーダ・ドライバとしてのロウ
デコーダＲ−ＤＣＲ１及びロウデコーダＲ−ＤＣＲ２の
内部で、たて方向に長距離にわたって配置される。

【００６１】第２図のロウデコーダＲ−ＤＣＲ０中の３
入力ＮＡＮＤ回路Ｇ１６〜Ｇ２３，Ｇ２４〜Ｇ３１，Ｇ
４０〜Ｇ４７は、図５に示す如き準ＣＭＯＳ回路によっ
て構成されている。　　図５の準ＣＭＯＳ・３入力ＮＡ
ＮＤ回路は、ＰチャンネルＭＩＳＦＥＴＱ５５〜Ｑ５７
ＮチャンネルＭＩＳＦＥＴＱ５８〜Ｑ６１により構成さ
れた入力論理処理部と、ＮＰＮバイポーラ出力トランジ
スタＱ６２，Ｑ６３により構成された出力部とを含む。 ＭＩＳＦＥＴＱ６１はＱ６３のベース蓄積電荷を放電す
るためのスイッチ用ＭＩＳＦＥＴとして動作する。

【００６２】３つの入力端子ＩＮ１〜ＩＮ３の全てにハ
イレベルの入力信号が印加されると、Ｑ５５〜Ｑ５７が
オフとなり、Ｑ５８〜Ｑ６０がオンとなり、ノードＮ７
はローレベルとなり、Ｑ６１はオフとなる。すると、出
力部では、Ｑ６２はオフとなり、出力端子ＯＵＴがハイ
レベルにあるときはＱ５８〜Ｑ６０を介してＱ６３にベ
ース電流が供給され、Ｑ６３がオンとなる。出力端子Ｏ
ＵＴの容量性負荷Ｃ４３の電荷は、Ｑ６３のコレクタ・
エミッタ径路を介して接地電位点に高速で放電されると
ともに、容量性負荷Ｃ４３，ダイオードＱ６４，ＭＩＳ
ＦＥＴＱ５８〜Ｑ６０，Ｑ６３のベース・エミッタ接合
のルートにも放電電流が流れる。この時のダイオードＱ
６４の両端の間の電圧降下によって、Ｑ６２は確実にオ
フに制御される。

【００６３】３つの入力端子ＩＮ１〜ＩＮ３の少なくと
もいずれかひとつにローレベルの入力信号が印加される
と、ノードＮ７はハイレベルとなり、Ｑ６２はオンとな
って、容量性負荷Ｃ４３はＱ６２のコレクタ・エミッタ
径路を介して高速で充電される。ノードＮ７がハイレベ
ルとなることにより、Ｑ６１のベース蓄積電荷がＱ６１
のドレイン・ソース経路を介して高速で放電され、Ｑ６
３のターンオフ速度を向上することができる。

【００６４】このように図５の準ＣＭＯＳ・３入力ＮＡ
ＮＤ回路の出力部はバイポーラ・トランジスタＱ６２，
Ｑ６３により構成されているため、容量性負荷Ｃ４３の
充電・放電が高速度で実行される。

【００６５】なお、図２のロウデコーダＲ−ＤＣＲ０中
の３入力ＮＡＮＤ回路Ｇ２４〜Ｇ３１は、その出力が短
距離で２入力ＮＯＲ回路Ｇ３２〜Ｇ３９の入力に接続さ
れているため、図６に示す如き純ＣＭＯＳ回路によって
構成してもよい。

【００６６】図６の純ＣＭＯＳ・３入力ＮＡＮＤ回路は
ＰチャンネルＭＩＳＦＥＴＱ６４〜Ｑ６６Ｎチャンネル
ＭＩＳＦＥＴＱ６７〜Ｑ６９により構成されている。上
述したように出力端子ＯＵＴからの信号線の距離が短い
ため、　出力端子ＯＵＴの浮遊容量Ｃ４４の容量値は小
さい。

【００６７】従って、この小さな浮遊容量Ｃ４４の充電
・放電をオン抵抗の比較的大きなＭＩＳＦＥＴＱ６４〜
Ｑ６６，Ｑ６７〜Ｑ６９により実行しても、比較的高速
度で実行できる。　　図２のロウデコーダＲ−ＤＣＲ０
中の２入力ＮＯＲ回路Ｇ３２〜Ｇ３９は、図７に示す如
き準ＣＭＯＳ回路によって構成されている。

【００６８】図７の準ＣＭＯＳ・２入力ＮＯＲ回路は、
ＰチャンネルＭＩＳＦＥＴＱ７０，Ｑ７１，Ｎチャンネ
ルＭＩＳＦＥＴＱ７２〜Ｑ７４により構成された入力論
理処理部と、ＮＰＮバイポーラ出力トランジスタＱ７５
，Ｑ７６により構成された出力部とを含む。ＭＩＳＦＥ
ＴＱ７４は、Ｑ７６のベース蓄積電荷を放電するための
スイッチ用ＭＩＳＦＥＴとして動作する。

【００６９】２つの入力端子ＩＮ１，ＩＮ２の全てにロ
ーレベルの入力信号が印加されると、Ｑ７０，Ｑ７１が
オン、Ｑ７２，Ｑ７３がオフとなり、ノードＮ９はハイ
レベルとなる。するとＱ７５がオンとなって、出力端子
ＯＵＴの容量性負荷Ｃ４５はＱ７５のコレクタ・エミッ
タ経路を介して高速で充電される。ノードＮ９がハイレ
ベルとなることにより、Ｑ７４がオンとなり、Ｑ７６の
ベース蓄積電荷がＱ７４のドレイン・ソース経路を介し
て高速で放電され、Ｑ７６のターンオフ速度を向上する
ことができる。

【００７０】２つの入力端子の少なくともいずれか一方
、例えば入力端子ＩＮ１にハイレベルの入力信号が印加
されると、Ｑ７０がオフ、Ｑ７２がオンとなり、ノード
Ｎ９はローレベルとなる。すると出力部ではＱ７５がオ
フとなり、出力端子ＯＵＴがハイレベルにあると、Ｑ７
２，Ｑ７７を介してＱ７６にベース電流が供給され、Ｑ
７６がオンとなる。出力端子ＯＵＴの容量性負荷Ｃ４５
の電荷はＱ７６のコレクタ・エミッタ経路を介して高速
で放電されるとともに、容量性負荷Ｃ４５，ダイオード
Ｑ７７，ＭＩＳＦＥＴＱ７２のドレイン・ソース径路，
Ｑ７６のベース・エミッタ接合のルートにも放電電流が
流れる。　この時のダイオードＱ７７の両端の間の電圧
降下によって、Ｑ７５は確実にオフに制御される。

【００７１】図２のロウデコーダＲ−ＤＣＲ１，Ｒ−Ｄ
ＣＲ２はアドレス回路のデコーダ・ドライバとして動作
する。このロウデコーダＲ−ＤＣＲ１は、ロウデコーダ
Ｒ−ＤＣＲ０の出力信号を受ける２入力ＮＯＲ回路Ｇ４
８，この２入力ＮＯＲ回路Ｇ４３の出力信号とロウデコ
ーダＲ−ＤＣＲ０の出力信号を受ける２入力ＮＡＮＤ回
路Ｇ４９〜Ｇ５６，これら２入力ＮＡＮＤ回路Ｇ４９〜
Ｇ５６の出力信号を受けるインバータＧ５７〜Ｇ６４と
を含む。

【００７２】２入力ＮＯＲ回路Ｇ４８の出力と２入力Ｎ
ＡＮＤ回路Ｇ４９〜Ｇ５６の入力との間の信号線の距離
は長く、これらの信号線浮遊容量値は大きい。従って、
この２入力ＮＯＲ回路Ｇ４８は、図７に示す如き準ＣＭ
ＯＳ回路によって構成されている。

【００７３】図２のロウデコーダＲ−ＤＣＲ１中の２入
力ＮＡＮＤ回路Ｇ４９〜Ｇ５６は、その出力が短距離で
インバータＧ５７〜Ｇ６４の入力に接続されているため
、図９に示す如き純ＣＭＯＳ回路によって構成されてい
る。

【００７４】図９の純ＣＭＯＳ・２入力ＮＡＮＤ回路は
ＰチャンネルＭＩＳＦＥＴＱ８２，Ｑ８３Ｎチャンネル
ＭＩＳＦＥＴＱ８４，Ｑ８５によって構成されている。 上述したように出力端子ＯＵＴからの信号線の距離が短
いため、出力端子ＯＵＴの浮遊容量Ｃ４７の容量値は小
さい。

【００７５】従って、この小さな浮遊容量Ｃ４７の充電
・放電をオン抵抗の比較的大きなＭＩＳＦＥＴＱ８２，
Ｑ８３，Ｑ８４，Ｑ８５により実行しても、小さな浮遊
容量Ｃ４７の充電・放電が高速度で実行される。

【００７６】図２のロウデコーダＲ−ＤＣＲ１中のイン
バータＧ５７〜Ｇ６４の出力は、メモリ・アレイＭ−Ａ
ＲＹ１のワード線ＷＬ１１〜ＷＬ１８に接続されている
。従って、デコーダ・ドライバとしてのロウデコーダＲ
−ＤＣＲ１の出力信号線（すなわちインバータＧ５７〜
Ｇ６４の出力信号線）は、ワード線ＷＬ１１〜ＷＬ１８
としてメモリ・アレイＭ−ＡＲＹ１の内部で横方向に長
距離にわたって配置されるため、このワード線ＷＬ１１
〜ＷＬ１８の浮遊容量は極めて大きなものとなる。

【００７７】かくして、図２のロウデコーダＲ−ＤＣＲ
１中のインバータＧ５７〜Ｇ６４は、図１０に示す如き
準ＣＭＯＳ回路によって構成されている。

【００７８】図１０の準ＣＭＯＳ・インバータは、Ｐチ
ャンネルＭＩＳＦＥＴＱ８６，ＮチャンネルＭＩＳＦＥ
ＴＱ８７〜Ｑ８９，ＮＰＮバイボーラ出力トランジスタ
Ｑ９０，Ｑ９１により構成されている。この準ＣＭＯＳ
・インバータの動作は、図４の非反転・反転回路の反転
出力ＯＵＴを得るＱ４９〜Ｑ５４回路の動作と同一であ
るため、その詳細な説明を省略するが、ＮＰＮバイボー
ラ出力トランジスタＱ９０，Ｑ９１により大きな浮遊容
量Ｃ４８の充電・放電が高速度で実行される。

【００７９】図２において、ロウデコーダＤ−ＤＣＲ２
は、上述のＲ−ＤＣＲ１と同様に構成される。

【００８０】図３は、図１のアドレスバッファＡＤＢ，
カラムデコーダＣ−ＤＣＲ１等をさらに詳細に示すブロ
ックダイアグラムである。

【００８１】図３においても、出力側が黒くマークされ
た論理シンボルの回路は出力信号線の浮遊容量を充電お
よび放電する出力トランジスタがバイポーラ・トランジ
スタにより構成され、反転，非反転，ＮＡＮＤ，ＮＯＲ
等の論理処理がＣＭＯＳ回路により実行される準ＣＭＯ
Ｓ回路であり、通常の論理シンボルの回路は純ＣＭＯＳ
回路である。

【００８２】図３に示すようにアドレスバッファＡＤＢ
には、外部からＴＴＬレベルのアドレス信号Ａ７〜Ａ１
５をその入力に受け、非反転出力ａ７〜ａ１５と反転出
力ａ７〜ａ１５を相補出力信号線に送出するための非反
転・反転回路Ｇ７〜Ｇ１５が配置されている。

【００８３】この非反転・反転回路Ｇ７〜Ｇ１５は、図
４に示す如き準ＣＭＯＳ回路により構成されている。従
って、非反転・反転回路Ｇ７〜Ｇ１５の出力トランジス
タは図４に示すようにバイポーラ・トランジスタにより
構成されているたるめ、非反転・反転回路Ｇ７〜Ｇ１５
の出力信号線が半導体チップ表面上で長距離にわたり配
置されるとしても、非反転・反転回路Ｇ７〜Ｇ１５を高
速で動作させることが可能となる。

【００８４】カラムデコーダＣ−ＤＣＲ１は、アドレス
バッファＡＤＢから得られた内部アドレス信号ａ７〜ａ
１５，ａ７〜ａ１５が印加される２入力ＮＡＮＤ回路Ｇ
７４〜Ｇ７７，Ｇ７８〜Ｇ８１，Ｇ８２〜Ｇ８５と、３
入力ＮＡＮＤ回路Ｇ８６〜Ｇ８９とを含む。

【００８５】さらに図３に示すように、カラムデコーダ
Ｃ−ＤＣＲ１内において、これらのＮＡＮＤ回路Ｇ７４
〜Ｇ９３の出力信号線は、長距離で配置されるとともに
多くのＮＯＲ回路Ｇ９４〜Ｇ９５の入力端子に接続され
ているため、これらのＮＡＮＤ回路Ｇ７４〜Ｇ９３の出
力信号線の浮遊容量は大きな容量値となる。

【００８６】従って、３入力ＮＡＮＤ回路Ｇ８６〜Ｇ８
９は、図５に示す如き準ＣＭＯＳ・３入力ＮＡＮＤ回路
によって構成され、２入力ＮＡＮＤ回路Ｇ７４〜Ｇ８５
は、図５から入力端子ＩＮ３とＭＩＳＦＥＴＱ５７，Ｑ
６０とを省略した準ＣＭＯＳ・２入力ＮＡＮＤ回路によ
って構成されている。

【００８７】一方、図３において、３入力ＮＯＲ回路Ｇ
９４，Ｇ９５の出力信号線は短距離でインバータＧ１０
０，Ｇ１０１の入力に接続されているため、これらの３
入力ＮＯＲ回路Ｇ９４〜Ｇ９５の出力信号線の浮遊容量
の容量値は小さい。従って、これらの３入力ＮＯＲ回路
Ｇ９４〜Ｇ９５は、純ＣＭＯＳ・３入力ＯＲ回路により
構成されている。さらに、　インバータＧ１００，Ｇ１
０１の出力信号線は短距離で２入力ＮＯＲ回路Ｇ９８，
Ｇ９９の入力端子に接続されているため、これらのイン
バータＧ１００，Ｇ１０１の出力信号線の浮遊容量の容
量値は小さい。従って、これらのインバータＧ１００，
Ｇ１０１は周知の純ＣＭＯＳ・インバータにより構成さ
れている。

【００８８】さらに、２入力・ＮＯＲ回路Ｇ９８，Ｇ９
９の出力信号線は比較的短距離でカラムスイッチＣ−Ｓ
Ｗ１のスイッチ用ＭＩＳＦＥＴＱ１００１，Ｑ１００１
のゲート電極に接続されているため、これらのＮＯＲ回
路Ｇ９８，Ｇ９９の出力信号線の浮遊容量は小さい。従
って、これらのＮＯＲ回路は図８図に示す如き純ＣＭＯ
Ｓ・２入力ＮＯＲ回路によって構成されている。

【００８９】図８の純ＣＭＯＳ・　２入力ＮＯＲ回路は
ＰチャンネルＭＩＳＦＥＴＱ７８，Ｑ７９，Ｎチャンネ
ルＭＩＳＦＥＴＱ８０，Ｑ８１によって構成されている
。出力端子からの信号線の距離が比較的短いため、出力
端子ＯＵＴの浮遊容量Ｃ４６の容量値は小さい。

【００９０】従って、この小さな浮遊容量Ｃ４６の充電
・放電をオン抵抗の比較的大きなＭＩＳＦＥＴＱ７８，
Ｑ７９，Ｑ８０，Ｑ８１により実行しても、小さな浮遊
容量Ｃ４６の充電・放電が高速度で実行される。

【００９１】なお、上述した３入力ＮＯＲ回路Ｇ９４〜
Ｇ９５は、上記図８の２入力ＮＯＲ回路に第３入力端子
ＩＮ３を追加するとともに、そのゲートが上記入力端子
ＩＮ３に接続された第３のＰチャンネルＭＩＳＦＥＴＱ
７８，Ｑ７９に直列に挿入し、そのゲートが上記入力端
子ＩＮ３に接続された第３のＮチャンネルＭＩＳＦＥＴ
をＱ８０，Ｑ８１に並列に挿入した純ＣＭＯＳ・３入力
回路により構成されている。

【００９２】さらに図３には、図１のメモリ・アレイＭ
−ＡＲＹ１の１ビットのメモリ・セルＭ−ＣＥＬがさら
に詳細に示されている。

【００９３】このメモリ・セルＭ−ＣＥＬは負荷抵抗Ｒ
１，Ｒ２とＮチャンネルＭＩＳＦＥＴＱ１０１，Ｑ１０
２からなる１対のインバータの入出力を交差結合したフ
リップ・フロップと、トランスミッション・ゲート用Ｎ
チャンネルＭＩＳＦＥＴＱ１０３，Ｑ１０４とにより構
成されている。

【００９４】フリップ・フロップは情報の記憶手段とし
て用いられる。トランスミッション・ゲートはロウデコ
ーダＲ−ＤＣＲ１に接続されたワード線ＷＬ１１に印加
されるアドレス信号によって制御され、相補データ線対
Ｄ１００１，Ｄ１００１とフリップ・フロップとの間の
情報伝達がこのトランスミッション・ゲートによって制
御される。

【００９５】図１１は、図１のセンスアンプ選択回路Ｓ
ＡＳＣの要部の一例及び内部制御信号発生回路ＣＯＭ−
ＧＥの一例をより詳細に示す回路図である。

【００９６】同図には、センスアンプ選択回路ＳＡＳＣ
のうち、外部からのチップセレクト信号ＣＳを受けて、
データ出力中間アンプＤＯＩＡ，ロウデコーダＲ−ＤＣ
Ｒ０及びカラムデコーダＣ−ＤＣＲ１等へ供給する制御
信号ＣＳ，ＣＳを形成する部分の回路が示されている。

【００９７】外部からのチップセレクト信号ＣＳが印加
されるこの部分の回路は図４の非反転・反転回路と同一
の回路により構成されている。この回路の出力信号ＣＳ
は、バイポーラ・トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４
から得られるため、センスアンプ選択回路ＳＡＳＣの出
力ＣＳ，ＣＳの充電・放電速度の容量依存性は小さい。 従って、センスアンプ選択回路ＳＡＳＣの出力ＣＳが図
２のロウデコーダＲ−ＤＣＲ０のＮＯＲゲートＧ３２〜
Ｇ３９の入力端子および図３のカラムデコーダＣ−ＤＣ
Ｒ１のＮＯＲゲートＧ９４〜Ｇ９５の入力端子に接続さ
れても、この出力ＣＳは高速となる。また、センスアン
プ選択回路ＳＡＳＣの出力ＣＳがデータ出力中間アンプ
ＤＯＩＡ内の複数のスイッチ用ＭＩＳＦＥＴのゲート電
極に接続されても、この出力ＣＳは高速となる。

【００９８】同図に示されていないが、センスアンプ選
択回路ＳＡＳＣは、内部相補アドレス信号ａ７〜ａ１５
と、上記制御信号ＣＳを受け、センスアンプへ供給する
選択信号Ｓ１を形成するデコーダ回路を含んでいる。 このデコーダ回路によって。、センスアンプＳＡ１〜Ｓ
Ａ１６のうち、選択されるべき相補データ線対にその入
力端子が電気的に結合されるセンスアンプが選択され、
そのセンス動作が実行される。このデコーダ回路の出力
部は、準ＣＭＯＳ回路によって構成されており、その出
力の充電・放電の容量依存性が小さくなるようにされて
いる。これにより、センスアンプを選択する動作の高速
化を図ることができる。なお、デコーダ回路に上記制御
信号が供給されるようにしてあっても、上述したように
上記制御信号がバイポーラ・トランジスタによって形成
されるため、その制御信号ＣＳは高速である。

【００９９】本実施例では、センスアンプを選択するた
めに、デコーダ回路をセンスアンプ選択回路ＳＡＳＯに
設けるようにしてあるが、カラムデコーダＣ−ＤＣＲ１
〜Ｃ−ＤＣＲ４で形成されている選択信号をセンスアン
プの選択信号とに利用するようにしてもよい。このよう
にすれば、素子数を減らすことができるため、高集積化
を図ることが可能となる。

【０１００】図１１の内部制御信号発生回路ＣＯＭ−Ｇ
Ｅは、外部からのチップセレクト信号ＣＳが印加される
ことにより、複数の内部遅延チップセレクト信号ＣＳ２
，ＣＳ１，ＣＳ１，ＣＳ２を発生するための回路部を有
する。この回路部の大半はＣＭＯＳ回路により構成され
る。しかし、これらの出力ＣＳ２，ＣＳ１，ＣＳ１，Ｃ
Ｓ２はバイポーラ出力トランジスタＴ５，Ｔ６，Ｔ９，
Ｔ１０，Ｔ１１，Ｔ１２，Ｔ７，Ｔ８から得られるため
、これらの出力の充電・放電の容量依存性は小さい。

【０１０１】図１１の内部制御信号発生回路ＣＯＭ−Ｇ
Ｅはさらに、外部からのライトイネーブル信号ＷＥを内
部遅延チップセレクト信号ＣＳ１，ＣＳ２が印加される
ことにより、書込み制御信号ＷＥＣＳ，ＷＥＣＳとデー
タ出力バッファ制御信号ＤＯＣとを発生するための回路
部を有する。この回路部の大半は同様にＣＭＯＳ回路に
よって構成されている。しかし、信号ＷＥＣＳはバイポ
ーラ出力トランジスタＴ１４，Ｔ１５から得られるため
、この出力ＷＥＣＳの充電・放電の容量依存性は小さい
。従って、この出力ＷＥＣＳが図３のカラムデコーダＣ
−ＤＣＲ１のＮＡＮＤ（図示されていない）の多数の入
力端子あるいは図１のスイッチ用ＭＩＳＦＥＴＱ１，Ｑ
１〜Ｑ１６，Ｑ１６のゲート電極に印加されても、この
出力ＷＥＣＳは高速となる。

【０１０２】図１２は、図１のセンスアンプＳＡ１，デ
ータ出力中間アンプＤＯＩＡ，データ出力バッファＤＯ
Ｂ等により詳細に示す回路図である。

【０１０３】図１３は、図１のデータ入力バッファＤＩ
Ｂ，データ入力中間アンプＤＩＩＡ１等をより詳細に示
す回路図である。

【０１０４】図１４は、図１乃至図１３に示された一実
施例のスタティックＲＡＭの読出し時および書込み時の
各部の信号波形図である。

【０１０５】まず、図１２及び図１４を用いて本スタテ
ィックＲＡＭの情報の読出し時の動作を説明する。

【０１０６】図１４に示すようにアドレス信号Ａ０〜Ａ
１５が印加されると同時にチップセレクト信号ＣＳがロ
ウレベルに変化し、ライトイネーブル信号ＷＥがハイレ
ベルのまま保持されるとする。内部制御信号発生回路Ｃ
ＯＭ−ＧＥからは第１４図に示すように、内部遅延チッ
プセレクト信号ＣＳ１，ＣＳ２，ＣＳ３，書込み制御信
号ＷＥＣＳ，データ出力バッファ制御信号ＤＯＣが発生
される。

【０１０７】供給されたアドレス信号Ａ０〜Ａ１５が、
例えばワード線ＷＬ１１と相補データ線対Ｄ１００１，
Ｄ１００１を指定するアドレス信号であった場合、ワー
ド線ＷＬ１１と相補データ線対Ｄ１００１，Ｄ１００１
との交点に設けられたメモリ・セルＭ−ＣＥＬが選択さ
れる。選択されたメモリ・セルＭ−ＣＥＬの内部情報は
、相補データ線対Ｄ１００１，Ｄ１００１，スイッチ用
ＭＩＳＦＥＴＱ１００１，Ｑ１００１を介してセンスア
ンプＳＡ１の両入力に伝えられる。センスアンプＳＡ１
はエミッタ結合された差動対トランジスタＴ２１，Ｔ２
２と定電流源ＭＩＳＦＥＴＴ２０とから構成される。定
電流源ＭＩＳＦＥＴＴ２０のゲート電極にセンスアンプ
選択回路ＳＡＳＣからハイレベルの選択信号Ｓ１が印加
されると、センスアンプＳＡ１はセンス動作を実行する
。

【０１０８】センスアンプ選択回路ＳＡＳＣからデータ
出力中間アンプＤＯ１Ａの定電流源ＭＩＳＦＥＴＴ２３
〜Ｔ２６のゲート電極にハイレベルの内部チップセレク
ト信号ＯＳが印加されると、データ出力中間アンプＤＯ
ＩＡは増幅動作を実行する。

【０１０９】従って、　センスアンプＳＡ１の出力信号
は、ベース接地トランジスタＴ２７，Ｔ２８，エミッタ
フォロワトランジスタＴ２９，Ｔ３０，出力ＭＩＳＦＥ
ＴＴ３５，Ｔ３８を介して、データ出力中間アンプＤＯ
ＩＡの出力ノードＮ１１に伝達される。

【０１１０】図１２に示すようにデータ出力バッファＤ
ＯＢには内部制御信号発生回路ＣＯＭ−ＧＥからデータ
出力バッファ制御信号ＤＯＣが供給される。また、図１
２に示すようにデータ出力バッファＤＯＢは、Ｔ３９，
Ｔ４０の純ＣＭＯＳインバータ，Ｔ４１〜Ｔ４８の準Ｃ
ＭＯＳ・２入力ＮＡＮＤ回路，Ｔ４９〜Ｔ５６の準ＣＭ
ＯＳ・２入力ＮＯＲ回路，Ｐチャンネル・スイッチ用Ｍ
ＩＳＦＥＴＴ５７，Ｎチャンネル・スイッチ用ＭＩＳＦ
ＥＴ５８，Ｐチャンネル・出力用ＭＩＳＦＥＴＴ５９，
Ｎチャンネル出力用ＭＩＳＦＥＴＴ６０から構成されて
いる。

【０１１１】データ出力バッファ制御信号ＤＯＣがハイ
レベルの時は、スイッチ用ＭＩＳＦＥＴのＴ５７，Ｔ５
８がオンとなり、出力用ＭＩＳＦＥＴのＴ５９，Ｔ６０
が同時にオフとなるため、データ出力バッファＤＯＢの
出力　Ｄｏｕｔ　はハイ・インピーダンス（フローティ
ング）状態となる。

【０１１２】情報の読出し時にはデータ出力バッファ制
御信号ＤＯＣはロウレベルとなり、スイッチ用ＭＩＳＦ
ＥＴのＴ５７，Ｔ５８はオフとなり、データ出力中間ア
ンプＤＯＩＡの出力ノードＮ１１の信号レベルに応答し
た準ＣＭＯＳ・２入力ＮＡＮＤ回路の出力と準ＣＭＯＳ
・２入力ＮＯＲ回路の出力によって出力用ＭＩＳＦＥＴ
のＴ５９，Ｔ６０のゲート電極が制御され、出力端子Ｄ
ｏｕｔ　より有効データが得られる。出力用ＭＩＳＦＥ
ＴのＴ５９，Ｔ６０のオン抵抗を小とするため、これら
のＭＩＳＦＥＴのチャンネル幅Ｗは極めて大きな値に設
定されている。 すると、これらのＭＩＳＦＥＴＴ５９，Ｔ６０のゲート
容量は極めて大きなものとなるが、準ＣＭＯＳ・２入力
ＮＡＮＤ回路の出力部はバイポーラ出力トランジスタＴ
４７，Ｔ４８により構成され、準ＣＭＯＳ・２入力ＮＯ
Ｒ回路の出力部はバイポーラ出力トランジスタＴ５５，
Ｔ５６により構成されているため、これら出力用ＭＩＳ
ＦＥＴのＴ５９，Ｔ６０のゲート容量の充電・放電は高
速度で実行される。

【０１１３】次に、図１３及び図１４を用いて本スタテ
ィックＲＡＭの情報の書込み時の動作を説明する。

【０１１４】図１４に示すようにアドレス信号Ａ０〜Ａ
１５が印加されると同時にチップセレクト信号ＣＳがロ
ウレベルに変化し、その後ライトイネーブル信号ＷＥが
ロウレベルに変化する。内部制御信号発生回路ＣＯＭ−
ＧＥからは、図１４に示すように内部遅延チップセレク
ト信号ＣＳ１，ＣＳ２，ＣＳ３，書込み制御信号ＷＥＣ
Ｓ，データ出力バッファ制御信号ＤＯＣが発生される。

【０１１５】図１３に示すように、データ入力バッファ
ＤＩＢには入力データＤｉｎと反転内部チップセレクト
信号ＣＳ１とが印加される。情報の書込み時には、この
信号ＣＳ１はロウレベルに変化する。すると、データ入
力バッファのＰチャンネル・スイッチ用・ＭＩＳＦＥＴ
Ｔ６１はオン、Ｎチャンネル・スイッチ用・ＭＩＳＦＥ
ＴＴ６２はオフに変化する。これにより、多段接続され
た純ＣＭＯＳ・インバータを介して、入力データＤｉｎ
は出力ノードＮ１２に伝達される。

【０１１６】情報の書込みに際して、書込み制御信号Ｗ
ＥＯＳはロウレベルに変化する。すると、図１３のデー
タ入力中間アンプＤＩＩＡ１内では、Ｐチャンネル・Ｍ
ＩＳＦＥＴのＴ６３，Ｔ６５はオン、ＮチャンネルＭＩ
ＳＦＥＴＴ６４，Ｔ６６はオフとなり、ノードＮ１３に
はデータ入力バッファＤＩＢの出力ノードＮ１２と同相
の信号が現われ、ノードＮ１４にはこれと逆相の信号が
現われる。

【０１１７】ノードＮ１３の信号Ｔ６７〜Ｔ７２から構
成された準ＣＭＯＳ・インバータを介してコモンデータ
線ＣＤＬ１に伝達され、ノードＮ１４の信号はＴ７３〜
Ｔ７８から構成された準ＣＭＯＳ・インバータを介して
コモンデータ線ＣＤＬ１に伝達される。寄生容量の大き
なコモンデータ線対ＣＤＬ１，ＣＤＬ１の充電・放電は
これら準ＣＭＯＳ・インバータのバイポーラ出力トラン
ジスタＴ７１，Ｔ７２，Ｔ７７，Ｔ７８により実行され
るため、これらの充電・放電は高速度で実行される。

【０１１８】かくして、データ入力中間アンプＤＩＩＡ
１の相補出力信号はコモンデータ線対ＣＤＬ１，ＣＤＬ
１スイッチ用ＭＩＳＦＥＴ，Ｑ１，Ｑ１，Ｑ１００１，
Ｑ１００１，相補データ線対Ｄ１００１，Ｄ１００１を
介して、メモリ・セルＭ−ＣＥＬに伝達され、メモリ・
セルへの情報の書込みが実行される。

【０１１９】

【発明の効果】

（１）　　アドレスバッファＡＤＢの非反転・反転回路
Ｇ０〜Ｇ１５は準ＣＭＯＳ回路によって構成されている
。この準ＣＭＯＳ回路においては、非反転・反転の論理
処理部の大半がＣＭＯＳ回路により構成されているため
、低消費電力が可能である。さらに、非反転・反転出力
の充電・放電を実行する出力トランジスタをバイポーラ
・トランジスタにより構成したため、ＭＩＳＦＥＴと比
較してバイポーラ・トランジスタは小さな素子寸法でも
小さな出力抵抗が得られるという作用により、非反転・
反転回路Ｇ０〜Ｇ１５の出力信号線の浮遊容量が大とな
っても、高速度の動作が可能となる。

【０１２０】 （２）　　ロウデコーダＲ−ＤＣＲ０，Ｒ−ＤＣＲ１，
Ｒ−ＤＣＲ２のＮＡＮＤ回路Ｇ１６〜Ｇ２３，Ｇ２４〜
Ｇ３１，Ｇ４０〜Ｇ４７，ＮＯＲ回路Ｇ３２〜Ｇ３９，
Ｇ４８〜Ｇ６５，インバータＧ５７〜Ｇ６４の如き出力
信号線の浮遊容量の大きな回路は準ＣＭＯＳ回路により
構成されているため、これらの回路を低消費電力・高速
とすることができる。

【０１２１】さらに、ＮＡＮＤ回路Ｇ４９〜Ｇ５６の如
き出力信号線の浮遊容量の小さな回路は純ＣＭＯＳ回路
により構成されているため、これらの回路を低消費電力
化することができる。

【０１２２】 （３）　　カラムデコーダＣ−ＤＣＲ１〜Ｃ−ＤＣＲ４
のＮＡＮＤ回路Ｇ７４〜Ｇ８５の如き出力信号線の浮遊
容量の大きな回路は準ＣＭＯＳ回路により構成されてい
るため、これらの回路を低消費電力・高速とすることが
できる。

【０１２３】さらに、ＮＯＲ回路Ｇ７４〜Ｇ９９，イン
バータＧ１００，Ｇ１０１の如き出力信号線の浮遊容量
の小さな回路は準ＣＭＯＳ回路により構成されているた
め、これらの回路を低消費電力化することができる。

【０１２４】 （４）　　センスアンプ選択回路ＳＡＳＣを構成する非
反転・反転回路は準ＣＭＯＳ回路により構成されている
ため、低消費電力が達成されるとともに、出力ＣＳ，Ｃ
Ｓがバイポーラ出力トランジスタから得られるため、こ
れらの出力ＣＳ，ＣＳの浮遊容量が大きくても、これら
の出力ＣＳ，ＣＳは高速となる。

【０１２５】 （５）　　内部制御信号発生回路ＣＯＭ−ＧＥは準ＣＭ
ＯＳ回路により構成されているため、低消費電力が達成
されるとともに、出力ＣＳ２，ＣＳ３，ＣＳ１，ＣＳ１
，ＷＥＣＳがバイポーラ出力トランジスタから得られる
ため、これらの出力の浮遊容量が大きくても、これらの
出力ＣＳ２，ＣＳ３，ＣＳ１，ＣＳ１，ＷＥＣＳは高速
となる。

【０１２６】 （６）　　データ出力バッファＤＯＢは準ＣＭＯＳ回路
により構成されているため、低消費電力が達成される。

【０１２７】 さらに、データ出力バッファＤＯＢの出力用ＭＩＳＦＥ
Ｔの大きなゲート容量はバイポーラ出力トランジスタに
より充電・放電されるため、このゲート容量の充電・放
電は高速度で実行される。

【０１２８】 （７）　　データ入力バッファＤＩＢは純ＣＭＯＳ回路
により構成されているため、低消費電力が達成される。

【０１２９】 （８）　　データ入力中間アンプＤＩＩＡ１は準ＣＭＯ
Ｓ回路により構成されているため、低消費電力が達成さ
れる。

【０１３０】さらに、寄生容量の大きなコモンデータ線
対ＣＤＬ１，ＣＤＬ１の充電・放電はバイポーラ出力ト
ランジスタにより実行されるため、これらの充電・放電
は高速度で実行される。

【０１３１】以上の相乗効果により、本スタティックＳ
ＲＡＭにおいては下記の如き特性を得ることができた。

【０１３２】 （ａ）　　アドレスバッファＡＤＢの非反転・反転回路
Ｇ０〜Ｇ１５の入力から出力までの伝播遅延時間ｔｐｄ
は約３．０（ｎｓｅｃ）に短縮され、非反転・反転回路
Ｇ０〜Ｇ１５全体の待機時消費電力は約３３．７（ｍＷ
）に、動作時消費電力は約４５．８（ｍＷ）に低減され
た。

【０１３３】 （ｂ）　　ロウデコーダＲ−ＤＣＲ０，Ｒ−ＤＣＲ１，
Ｒ−ＤＣＲ２，カラムデコーダＣ−ＤＣＲ１〜Ｃ−ＤＣ
Ｒ４の入力から消費までの伝播遅延時間ｔｐｄは約４．
８（ｎｓｅｃ）に短縮され、全体の待機時消費電力はほ
ぼ零に、動作時消費電力は約１５３（ｍＷ）に低減され
た。

【０１３４】 （ｃ）　　メモリ・セルＭ−ＣＥＬ，センスアンプＳＡ
１，データ出力中間アンプＤＯＩＡ全体の伝播遅延時間
ｔｐｄは約５．０（ｎｓｅｃ）に低減され、６４Ｋ（６
５５３６）ケのメモリ・セルＭ−ＣＥＬ全体，センスア
ンプＳＡ１〜ＳＡ１６全体とデータ出力中間アンプＤＯ
ＩＡの待機時消費電力は約０．６（ｍＷ）、動作時消費
電力は約１６０（ｍＷ）に低減された。

【０１３５】 （ｄ）　　データ出力バッファＤＯＢの入力から出力ま
での伝播遅延時間ｔｐｄは約２．８（ｎｓｅｃ）に短縮
され、待機時消費電力はほぼ零に、動作時消費電力は２
３．５（ｍＷ）に低減された。

【０１３６】 （ｅ）　　上記（ａ）〜（ｄ）によりアクセスタイム（
読出し時間）が約１５．６（ｎｓｅｃ）に短縮され、Ｅ
ＣＬ形のバイポーラＲＡＭのアクセスタイム（ｎｓｅｃ
）とほぼ同程度の値が得られた。

【０１３７】 （ｆ）　　上記（ａ）〜（ｄ）により本スタティックＳ
ＲＡＭ全体の待機消費電力は、約３４．３（ｍＷ）、動
作時消費電力は約３８２．３（ｍＷ）と従来のバイポー
ラＲＡＭと従来のスタティックＭＯＳＲＡＭの中間（従
来のスタティックＭＯＳＲＡＭに近い）の低消費電力特
性が得られた。

【０１３８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【０１３９】例えば、図３のメモリ・セルＭ−ＣＥＬに
おいて、負荷抵抗Ｒ１，Ｒ２はＰチャンネルのＭＩＳＦ
ＥＴにより置換して、ＣＭＯＳインバータによりフリッ
プ・フロップを構成しても良い。また、フリップ・フロ
ップをマルチ・エミッタのＮＰＮトランジスタにより構
成しても良い。

【０１４０】さらに、リフレッシュを行なうことにより
、メモリ・セルＭ−ＣＥＬはフリップ・フロップ回路で
はなく、セル容量への電荷蓄積による情報一時記憶形回
路により構成しても良い。

【０１４１】また、アドレスバッファＡＤＢに印加され
るアドレス信号Ａ０〜Ａ１５の信号レベルはＴＴＬレベ
ルではなく、ＥＣＬレベルとしてアドレスバッファＡＤ
Ｂに適切なレベル変換動作を実行させる様に構成しても
良い。

【０１４２】また、入力Ｄｉｎ・出力Ｄｏｕｔは１ビッ
トではなく複数ビット（例えば、４ビット，８ビット…
…）の形式に構成しても良い。

【０１４３】また、メモリ・マトリックスは、４個に限
定されるものではなく、それ以上あるいはそれ以下であ
っても良い。

【０１４４】以上の説明では主として本発明者によりな
された発明を半導体メモリに適用した場合について説明
したが、それに限定されるものではない。

【０１４５】例えば、半導体チップ上にはメモリ・セル
特定のセルを選択するためのアドレス回路、情報の読出
し・書込みを扱う信号回路、情報の読出し・書込みの動
作を制御するためのタイミング回路だけではなく、必要
に応じてバイポーラ・アナログ回路、ＭＯＳ・アナログ
回路、Ｐチャンネル・ＭＯＳ・ロジック、Ｎチャンネル
・ＭＯＳロジック、ＣＭＯＳ・ロジック、Ｉ２Ｌ回路、
ＥＣＬ回路のいずれかが半導体チップ上に配置されるこ
とも可能であることは言うまでもない。

【図面の簡単な説明】

【図１】本発明の一実施例によるスタティックＲＡＭの
内部構成を示すブロックダイアグラムである。

【図２】図１のアドレスバッファＡＤＢ，ロウデコーダ
Ｒ−ＤＣＲ０，Ｒ−ＤＣＲ１，Ｒ−ＤＣＲ２をさらに詳
細に示すブロックダイアグラムである。

【図３】図１のアドレスバッファＡＤＢ，カラムデコー
ダＣ−ＤＣＲ１等をさらに詳細に示すブロックダイアグ
ラムである。

【図４】準ＣＭＯＳ・非反転・反転回路を示す回路図で
ある。

【図５】準ＣＭＯＳ・３入力ＮＡＮＤ回路を示す回路図
である。

【図６】純ＣＭＯＳ・３入力ＮＡＮＤ回路を示す回路図
である。

【図７】準ＣＭＯＳ・２入力ＮＯＲ回路を示す回路図で
ある。

【図８】純ＣＭＯＳ・２入力ＮＯＲ回路を示す回路図で
ある。

【図９】純ＣＭＯＳ・２入力ＮＡＮＤ回路を示す回路図
である。

【図１０】準ＣＭＯＳ・インバータを示す回路図である
。

【図１１】図１のセンスアンプ選択回路ＳＡＳＣと内部
制御信号発生回路ＣＯＭ−ＧＥをより詳細に示す回路図
である。

【図１２】図１のセンスアンプＳＡ１Ａ，データ出力中
間アンプＤＯＩＡ，データ出力バッファＤＯＢ等をより
詳細に示す回路図である。

【図１３】図１のデータ入力バッファＤＩＢ，データ入
力中間アンプＤＩＩＡ１等をより詳細に示す回路図であ
る。

【図１４】図１乃至図１３に示された一実施例のスタテ
ィックＲＡＭの読出し時および書込み時の各部の信号波
形図である。

【符号の説明】

Ｍ−ＣＥＬ…メモリセル、ＡＤＢ，Ｒ−ＤＣＲ０，Ｒ−
ＤＣＲ１，Ｒ−ＤＣＲ２，Ｃ−ＤＣＲ１〜Ｃ−ＤＣＲ４
，Ｃ−ＳＷ１〜Ｃ−ＳＷ４…アドレス回路、ＤＩＢ，Ｄ
ＩＩＡ１〜ＤＩＩＡ４，ＳＡ１〜ＳＡ１６，ＤＯＩＡ，
ＤＯＢ…信号回路、ＣＯＭ−ＧＥ，ＳＡＳＣ…タイミン
グ回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】メモリ・アレイに対して、複数のサブコモ
   ンデータ線と、各サブコモンデータに対応された複数の
   センスアンプとが設けられてなり、上記メモリ・アレイ
   の選択されるべきメモリ・セルの情報が上記複数のサブ
   コモンデータ線のうちの１つとそれに対応されるセンス
   アンプとを介してコモンデータ線に伝達されるようにさ
   れて成ることを特徴とする半導体集積回路。