JPH04199328A - ストア処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ストア処理方式に関し、特に、マイクロプロ
グラム制御により演算パイプライン制御に行うデータ処
理装置に好適なストア処理方式に関するものである。

〔従来の技術〕

従来、データ処理装置においては、複雑な演算処理を効
率よく行うため、マイクロプログラム制御による演算パ
イプライン制御が行なわれる。

第４図は、データ処理装置の概酩の構成を示すブロック
図である。第４図において、４１は命令を解読する命令
ユニット、４２は命令およびデータを格納する記憶ユニ
ット、４３は命令で指定された演算を実行する演算ユニ
ットである。

マイクロプログラム制御による演算パイプライン制御は
、データ処理装置の処理能力を向上させるため、？ｇＬ
算ユニット４３で演算実行に必要とする時間を複数サイ
クル数に分割し、複数の異なった命令処理を各サイクル
に割り当てて、各サイクルでの制御？マイクロプログラ
ムにより行い、当該演算ユニット４３に対してパイプラ
イン制御を行う制御法である。

また、データ処理装置でのストア処理は、１回のストア
動作でメモリへの書込みを行えるバイト数は決まってお
り、また、１回のストア動作ではそのバイト境界内への
ストアしかできない。ここでの例として、ストアの単位
を８バイトとし、８バイト境界でストア処理が行なれる
データ処理装置を例として説明する。

このため、ストア命令のマイクロプログラム制御による
処理は、ストアデータが８バイト境界をクロスしない時
と、８バイト境界をクロスする時とで、マイクロプログ
ラム処理すなわちマイクロプログラムのエントリを変え
る必要がある。

第５図、第６図、および第７図は、ストア命令およびス
トア命令を含む１０進演算命令の各マイクロプログラム
処理の一例を示す図である。

ストアデータが８バイト境界をクロスしない時のストア
命令は、第５図に示すように、データのメモリ書込み位
置を指示するマークをセットして。

ストアを行う処理（メモリリクエストを発行する処理）
となり、■サイクルで処理は終了する。

ストアデータが８バイト境界をクロスする時のストア命
令は、クロスする８バイト境界の前半部分と後半部分と
の２回のストア処理となる。このため、第６図に示すよ
うに、サイクルＨａ　１とサイクルＮα２との２つのサ
イクルの処理となる。すなわち、サイクルＮａ　１にお
いて、８バイト境界の前半部分のデータのメモリ書込み
位置を指示するマークをセットし、ストア（１回目）を
行う。次に、サイクルＮｏ　２において、８バイト境界
の後半部分のデータのメモリに書込むため、ストアアド
レスを＋８し、８バイト境界の後半部分のデータのメモ
リ書込み位置を指示するマークを更新してセットし、次
にストア（２回目）を行う。

また、ストア処理を含む１０進加算命令（ＡＰ命令）の
処理をマイクロプログラムを行う場合にも、同様にして
、演算結果にかかるストアデータが８バイト境界をクロ
スするか否かで処理が２つに分かれる。１０進演算命令
のマイクロプログラム処理は１例えば、第７図に示すよ
うに、３サイクル〜４サイクルを要するものとなってい
る。すなわち、１０進演算命令のマイクロプログラム処
理は、まず、サイクルＮα１で前処理を行い、サイクル
Ｎα２で１０進演算を行うが、この時、演算結果にかか
るストアデータの８バイト境界クロスのテストを行う。

そして、次のサイクルＮｏ、　３では、演算結果のスト
アデータが８バイト境界をクロスするか否かで処理が２
つに分かれる。８バイト境界をクロスしない場合は、第
５図に示したストア処理と同様に、サイクルＮａ５（左
側）でマークセットを行い、ストアを行い処理を終了す
る。この場合は、３サイクルで処理が終了する。また、
８バイト境界をクロスする場合は、第６図に示したスト
ア処理と同様に、サイクルＮα３（右側）でマークセッ
トを行い、ストア（１回目）を行い、更に次のサイクル
Ｎα４において、アドレス＋８を行い、マーク更新を行
い、ストア（２回目）を行い、処理を終了する。この場
合は、４サイクルで処理が終了する。

第８図は、ストア処理を説明するためのバッファ記憶周
囲の回路構成を示すブロック図である。

第８図において、５１はアドレス制御回路、５２はスト
アアドレスレジスタ、５３はメモリリクエスト制御回路
、５４はストアデータレジスタ（８バイト）、５５はス
トアマーク制御回路、５６はストアマークレジスタ（８
ビツト）、５７はバッファ記憶、５８はワークレジスタ
、５９はアライン回路、６０はメモリ書込み回路である
。

ワークレジスタ５８に格納された演算結果のストアデー
タは、アライン回路５９により８バイト境界にあわせら
れ、ストアデータレジスタ５４に格納される。アドレス
制御回路５１はストアを行うアドレスを生成し、アドレ
スレジスタ５２に格納して、バッファ記憶５７に対し８
バイト精度でストアアドレスを指示する。ストアマーク
制御回路５５は１バイトごとのストアを制御するストア
マークを生成して、ストアマークレジスタ５６を介して
メモリ書込み回路６０に供給する。メモリリクエスト制
御回路５３がストアの実行を起動するメモリリクエスト
信号をメモリ書込み回路６０に与えると、メモリ書込み
回路６０は、バッファ記憶５７に、ストアデータレジス
タ５４のストアデータをストアマークレジスタ５６のス
トアマークに従って書込む動作を行う。

ストア命令を実行し、１００番地から連続した４バイト
にデータａｌｌ”Ｆ”Ｃ１Ｆ　Ｆ　Ｆ　Ｆ　Ｆ　Ｆ　Ｆ
　Ｆ”）をストアする場合を考えると、アドレスレジス
タ５２にはストア番地の”　１００　”がセットされ、
ストアデータレジスタ５４に“ＦＦＦＦＦＦＦＦｏ　ｏ
　ｏ　ｏ　ｏ　ｏ　ｏ　ｏ　”がセットされ、ストアマ
ークレジスタ５６に“１１１１００００″がセットされ
て、メモリリクエスト制御回路５３からメモリリクエス
トが１回発行されると、メモリ書込み回路６０が、スト
アマークのＩＩ　Ｉ　ＩＩとなっているバイト位置のデ
ータのメモリ書込みをバッファ記憶５７に対して８バイ
ト境界の１００番地から１０７番地に一括して行なわれ
、データａｌ１１１　Ｆ３１がバッファ記憶５７に書か
れてストア命令が完了する。

次に、１０６番地から連続した４バイトにデータａｉｌ
“Ｆ　ＩＩをストアする場合を考えると、この場合には
、２回のストア動作で命令の処理が完了する。例えば、
ワークレジスタ５８に演算結果データが”　Ｆ　Ｆ　Ｆ
　Ｆ　Ｆ　Ｆ　Ｆ　Ｆ　ＯＯＯＯＯＯＯＯ”　ト求まっ
ているとすれば、アライン回路５９により先頭データの
１１　Ｆ”をストア開始のアドレスに合せるアラインを
行い、ストアデータレジスタ５４には”　Ｆ　Ｆ　Ｆ　
Ｆ　ＯＯＯＯＯＯ００Ｆ　Ｆ　ＦＦ　”がセットされる
。１回目のストア動作は、アドレスレジスタ５２にスト
アアドレスとして１″１００　”をセットし、ストアマ
ークレジスタ５６にストアマークの”００００００１１
’″をセットして、１回目のメモリリクエトを発行する
。これにより、ストアデータレジスタ５４のデータ後半
２バイトがバッファ記憶５７に書き込まれる。これに引
き続き２回目のストア動作はアドレスレジスタ５２に２
回目ストアのストアアドレスして”　ｌ　Ｏ８”をセッ
トし、ストアデータレジスタ５４のデータはそのままと
し、ストアデータレジスタ５６のストアマークとしては
’１１００００００”をセットして、２回目のメモリリ
クエストを発行する。これにより、ストアデータレジス
タ５４のデータの前半２バイトがバッファ記憶５７に書
き込まれ、ストア命令が完了する。

このように、ストア命令のストア動作は、８バイト境界
をクロスしない時（１００番地からのストア動作）と、
８バイト境界をクロスする時（１０６番地からのストア
動作）とで動作が異なり、マイクロプログラム制御の処
理では、プログラム処理すなわちマイクロプログラムの
エントリを変える必要がある（第５図、第６図）。

〔発明が解決しようとする課題〕

ところで、」二連したように従来の技術においては、ス
トア命令では、ストアを行う際は、８バイト境界をクロ
スするかどうかで、マイクロプログラム処理を変える必
要があり、また、ストア処理を含む十進演算命令におい
ては、更に８バイトｇｔ界をクロスするかどうかのテス
トを行わなければならない。このため、８バイト境界ク
ロスのテストによる性能の低下と、マイクロプログラム
処理のステップの増加とにより、命令の処理性能が低下
してしまうという問題がある。また、実際に８パイ１〜
境界をクロスしてストアを行う際には、更に］サイクル
のストア動作の処理を必要とするため、処理性能が低下
するという問題がある。

本発明は、これらの問題点を解決するためになされたも
のである。

本発明の目的は、８バイト境界をクロスするが否かにか
かわらず、マイクロプログラム処理を変えないでストア
命令、ストア動作を含む十進演算命令を実行させ、マイ
クロプログラム処理ステップ数を低減させると共に、性
能向上を図がるストア処理方式製提供することにある。

本発明の他の目的は、ストア命令、ストア処理を含む十
進演算命令で８バイト境界をクロスしてストアを行う際
の実効的な処理性能を向上させるストア処理方式を提供
することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明のストア処理方式は、
マイクロプログラム制御により演算パイプライン制御を
行い、１回のストアを行う単位バイトが存在し、かつそ
の単位バイト境界にあわせてストアするストア処理を行
うデータ処理装置において、単位バイト境界をクロスす
るストアを行うとき、単位バイト境界の１回目のストア
を実行した後に２ストア処理のマイクロプログラム命令
を終了させ、後続のマイクロプログラム命令の実行開始
と並行して、ストア処理の残り回数のストアを実行する
ことを特徴とする。

また、マイクロプログラム制御により演算パイプライン
制御を行い、演算にかかるストア処理を１回のストアを
行う単位バイトの単位バイト境界にあわせて行うデータ
処理装置において、ストアを行う際にストアデータの単
位バイト境界のクロスを検出する検出回路と、単位バイ
ト境界をクロスする後続ストアを行うストア制御データ
を生成するハードウェア回路を備え、検出回路が単位バ
イトクロスを検出した時、ハードウェア回路からのスト
ア制御データにより単位バイト境界をクロスする後続ス
トアを行い、単位バイト境界をクロスするストア処理で
あるか否かにかかわらず、スｌ〜ア処理を同しマイクロ
プログラム制御で処理することを特徴とする。

〔作用〕

これによれば、ストアデータが単位バイト境界をクロス
して複数回のストアデータを必要とする場合、単位バイ
ト境界の１回目のストアを実行した後に、ストア処理の
マイクロプロゲラ１１命令を終ｒさせ、後続のマイクロ
プログラム命令の実行を開始する。これと並行して、ス
トア処理の残り回数のストアを実行する。１回目のスト
ア動作はマイクロプログラム処理により動作して、メモ
リリクエストが発行されて１通常のストア動作が行われ
る。そして、２回目のストア動作は単位バイト境界をク
ロスしたことを検出した時に、例えば、ハードウェア回
路により、１回目のストアアトレスに単位バイト境界分
を加算したアドレス、ストアマークが単位バイト境界を
クロスした残りの値。

１回目と同じストアアデータ、メモリリクエストを生成
して順次の残りのストア動作を行う、これにより、２回
目以降のストア動作はマイクロプログラムに非同期での
実行が可能となる。

具体的には、ストアが８バイト境界をクロスするかどう
かの検出回路と、ストアアドレスを＋８するアドレス加
算回路と、メモリリクエストを複数回発行するメモリリ
クエスト発行回路と、８バイト境界のクロスした残りの
ストアマークを待避するストアマークレジスタと、これ
らの回路からのアドレス、マーク、およびメモリリクエ
ストをストア制御データとしてセレクトして送出するセ
レクタとを備え、マイクロプログラム処理では１回のス
トア要求の処理を行うが、そのストアが８バイト境界を
クロスしない時は１回のメモリリクエト発行で処理を終
了し、ストアが８バトイ境界をクロスした場合は、１回
目のメモリリクエト発行に引き続き、２回目のストアに
必要なアドレス。

データ、マーク等をセットしてストア制御データとして
送出し、２回目のメモリリクエスト発行を行う。これに
より、２回目以降のストア動作はマイクロプログラム処
理に非同期で実行する。このため、マイクロプログラム
処理で８バイト境界をクロスするストアかどうかを意識
する必要がなくなり、マイクロプログラム処理ステップ
数を低減する。また、ストア処理を含む十進演算命令で
は、マイクロプログラム処理で８バイト境界をクロスす
るか否かテストを行う必要がなくなり、８バイト境界咎
クロスしてストアを行う際の実効的な処理性能が向上す
る。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

第１図は１本発明の一実施例にかかるストア処理方式を
一態様で実施するバッファ記憶周囲の回路構成を示すブ
ロック図である。第１図において、１はアドレス制御回
路、２はストアアドレスレジスタ、３はメモリリクエス
ト制御回路、４はストアデータレジスタ　（８バイト）
、５はストアマーク制御回路、６はストアマークレジス
タ（８ビツト）、７はバッファ記憶、８はワークレジス
タ、９はアライン回路、１０はメモリ書込み回路である
。また、１１は８バイトクロス検出回路、１２は８加算
回路、１３はデイレイ回路、１４は待避マークレジスタ
、１５〜１７はセレクタである。

８バイトクロス検出回路１１は、ストアデータが８バイ
ト境界をクロスするかどうかを検出する回路あり、８加
算回路１２はリクエストアドレスに８を加算する加算回
路である。また、デイレイ回路１３は複数回のメモリリ
クエストを発行するメモリリクエスト発行回路を構成す
る回路であり、メモリリクエスト制御回路３からのメモ
リリクエトを受け、メモリリフストを２回連続して発行
する。待避マークレジスタ１４はストアマーク制御回路
５から発行された８バイト境界をクロスした残りのスト
アマークを待避する。セレクタ１５〜１７は８バイトク
ロス検出回路１１がらの制御により、ストアデータが８
バイト境界をクロスした時に、２回目のストア動作のた
めのストア制御データをセレク］・シて送出する。

ワークレジスタ８に格納された演算結果のストアデータ
は、アライン回路９により８バイト境界にあわせられ、
ストアデータレジスタ４に格納される。アドレス制御回
路１はストアを行うアドレスを生成し、アドレスレジス
タ２に格納して、バッファ記憶７に対し８バイト精度で
ストアアドレスを指示する。ストアマーク制御回路５は
１バイトごとのストアを制御するストアマークを生成し
て、ストアマークレジスタ６、セレクタ１７を介してメ
モリ書込み回路１０に供給する。メモリリクエスト制御
回路３がストアの実行を起動するメモリリクエスト信号
をセレクタ１６を介してメモリ書込み回路１０に与える
と、メモリ書込み回路１０は、バッファ記憶７に、スト
アデータレジスタ４のストアデータをストアマークレジ
スタ６のストアマークに従って書込む動作を行う、この
動作は、ストアデータが８バイト境界をクロスしない場
合の動作であり、１回目のストア動作となっている、基
本的には、前述の第８図の回路と同様な動作である。

次に、ストアデータが８バイト境界をクロスする場合の
動作を説明する。具体的に、ストア命令を実行し、１０
６番地から連続した４バイトにデータ１１”　Ｆ７４を
ストアする場合を考える。この場合には、２回のストア
動作で命令の処理が完了するが、１回目のストア動作は
、前述と同様に行なわれる。アドレスレジスタ２にアド
レス“１００　”をセットし、ストアデータレジスタ４
に”　Ｆ　Ｆ　ＦＦ０００００ｏＯＯＦＦＦＦ″をセッ
トし、マークレジスタ６４：”００００００１１”　を
セットして、メモリリクエスト制御回路３により生成さ
れたメモリリクエストを発行し、メモリ書込み回路１０
により、まず、ストアデータレジスタ４のデータの後半
２バイトをバッファ記憶７に書き込む。

この１回目のストア動作が終了した時点で、ここでのマ
イクロプログラム処理のストア命令の処理は終了し、２
回目のストア動作の実行を待たずに、ストア命令の実行
を完了したかのように見せて、マイクロプログラムの処
理では、後続命令の実行を開始する。この時、同時に、
予じめストアする結果が８バイト境界をクロスしたこと
を、８バイトクロス検出回路１１が検出しているので、
８バイトクロス検出回路Ｊ１の制御によりセレクタ１５
〜１７を制御して、２回目のストア動作が実行される。

すなわち、８バイトクロス検出回路１１の出力が１１１
１＋となり、８バイト境界をクロスしている場合には、
８加算回路１２でストアアドレスが＋８されており、待
避マークレジスタ１４にバイト境界をクロスした残りの
ストアデータに対応するマークが格納されており、また
、デイレイ回路１３で２回目のメモリリクエストが生成
されているので、１回目のメモリリクエストが発行され
たのに引き続いて、８バイトクロス検出回路１１の制御
によりセレクタ１５〜１７を制御して、２回目のストア
動作を実行する。

２回目のストア動作により、ストアデータレジスタ４の
データの前半２バイトが、メモリ書込み回路１０により
バッファ記憶７の１０８番地のアドレスから書き込んで
、ここでのストア命令の実行が完了する。

したがって、８バイト境界をクロスするストア命令の実
行は、本来、マイクロプログラムの処理サイクルで、２
サイクル必要であったが、ここでのストア処理によれば
、２サイクル目で、後続命令の実行を開始できる。この
ため、実効的な実行サイクルを１サイクルに低減するこ
とができる。

また、８バイト境界をクロスしないストア命令の実行時
は、８バイトクロス検出回路の出力は１１０　Ｉ＋とな
るため、８加算回路１２．第２メモリリクエストを発行
するデイレイ回路１３．待避マークレジスタ１４等の回
路から出力は、セレクタ１５〜１７により選択されず、
前述の動作と同じ動作となる。このため、８バイト境界
をクロスする時と。

８バイト境界をクロスしない時とのマイクロプログラム
処理を変える必要はない。ここでの８バイト境界をクロ
スするかどうかをマイクロプログラムで意識しないスト
ア処理を、８バイト境界クロスストア（これを８８Ｘス
トアと略称する）と呼ぶ。この場合のストア命令および
ストア動作を含む１０進演算命令のマイクロプログラム
による処理を、第２図および第３図にそれぞれに示す。

第２図は１本発明の一実施例によるストア命令のマイク
ロプログラムによる処理を説明する図である。この場合
は、ストア命令の処理は、マイクロプログラムの処理で
は、ストアデータが８バイト境界をクロスしない、クロ
スするにかかわらず。

第２図に示すように、サイクルＨａ　１において８ＢＸ
ストアを行うのみとなる。ストアデータが８バイト境界
をクロスしない時は、データのメモリ書込み位置を指示
するマークをセットし、ストアを行う処理となり、ｌサ
イクルで処理は終了する。

また、ストアデータが８バイト境界をクロスする時のス
トア動作では、マークをセットし、１回目のストア動作
を行い、更に続いてアドレスセ・レクト、マークセレク
ト、ストアにより２回目のストア動作の処理となる。こ
の場合にも、マイクロプログラムの処理は、サイクルＮ
ａ　１の８ＢＸストアの処理で終了しており、実効的に
はサイクルＮｏ　２では別の次命令が実行される。

上述の例は、ストア命令の実行におけるものであるが、
ストア動作を含む十進演算命令のマイクロプログラム処
理においてもまた有効となる。

第３図は、ストア動作を含む１０進演算命令のマイクロ
プログラムによる処理を説明する図である。十進演算命
令としてＡＰ命令を例として説明すると、ＡＰ命令の場
合、演算結果のストア動作では、８バイト境界をクロス
するかどうかの判定が不要となり、第３図に示すように
、１０進演算と同一サイクル（サイクルＮｏ２　）で８
８Ｘストアを発行して、命令を完了することができる。

このように、８バイト境界をクロスするかどうかにかか
わらず、命令の実行を２サイクルで終了することができ
、マイクロプログラム処理の命令サイクル数が低減でき
る。

以上に説明した実施例では、１回にストアを動作行なう
単位バイト数を８バイトとして説明したが、これに限定
されるものでなく、単位バイトが１６バトイ、３２バイ
トである場合にも同様に適用し得る。また、ここでは、
ストア命令、十進演算命令を例として説明したが、これ
に限らず、ストア動作を伴う他の命令にも同様に適用可
能である。

また、本実施例では、１回のストア動作の単位バイト数
とストアデータレジスタのバイト数を等しい例で説明し
たため、命令終了後にバイト境界をクロスしたストアは
１回のみ行なわれるが、特に、ス１〜ア動作の単位バイ
ト数よりもストアデータレジスタのバイト数の方が大き
い場合には、単位バイト境界に合せてスアア動作を行う
ストア動作と合せて、更に複数回のストア動作が行なわ
れることになる。この場合にも同様にして、後続する複
数回のストア動作を引き続いて連続して行うようにする
ことができ、ストア命令終了後に、いわわる「置いてき
ぼり」となるストア回数は１回に限るものではない。

更に、ここでの実施例におけるストア動作では。

８バイト境界をクロスした残りのストアを２回目のスト
アとして説明したため、アドレスの加算回路は＋８とし
ているが、これに限らず、マイナスの減算回路や複数の
加算回路を持つ構成であってもよい。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、単位バイト境
界をクロスするストアであっても、単位バイト境界を意
識せずにストアを行うことができるため、ストア命令、
十進演算命令等の命令でマイクロプログラム処理を変え
る必要がなくなり、処理ステップ数を低減することがで
きる。また、ＡＰ命令等の十進演算命令では８バイト境
界クロスのテストが不要になり、十進演算命令の処理性
能を向上できる。

また１本発明によれば、ストアする結果が単位バイト境
界をクロスした場合でも、従来ストア動作に２サイクル
要していたところを実質的に１サイクルで終了すること
ができるため、ストア処理性能を向上できる。

【図面の簡単な説明】

第１図は、本発明の一実施例にががるストア処理方式を
一態様で実施するバッファ記憶周囲の回路構成を示すブ
ロック図、 第２図は、本発明の一実施例によるストア命令のマイク
ロプログラムによる処理を説明する図、第３図は、スト
ア動作を含む１ｏ進演算命令のマイクロプログラムによ
る処理を説明する図、第４図は、データ処理装置の概略
の構成を示すブロック図、 第５図、第６図、および第７図は、ストア命令およびス
トア命令を含む１ｏ進演算命令の各マイクロプログラム
処理の一例を示す図。 第８図は、ストア処理を説明するためのバッファ記憶周
囲の回路構成を示すブロック図である。 図中、１・・・アドレス制御回路、２・・・ストアアド
レスレジスタ、３・・・メモリリクエスト制御回路、４
・・・ストアデータレジスタ、５・・・ストアマーク制
御回路、６・・・ストアマークレジスタ、７・・・バッ
ファ記憶、８・・・ワークレジスタ、９・・・アライン
回路。 １０・・・メモリ書込み回路、１１・・・８バイトクロ
ス検出回路、１２・・・８加算回路、１３・・・デイレ
イ回路、１４・・・待避マークレジスタ、１５〜１７・
・・セレクタ、４１・・・命令ユニット、４２・・・記
憶ユニット、４３演算ユニツト、５１・・アドレス制御
回路、５２・・・ストアアドレスレジスタ、５３・・・
メモリリクエスト制御回路、５４・・・ストアデータレ
ジスタ。 ５５・・・ストアマーク制御回路、５６・・・ストアマ
ークレジスタ、５７・・・バッファ記憶、５８・・ワー
クレジスタ、５９・・・アライン回路、６０・・・メモ
リ書込み回路。

Claims (1)

1. 【特許請求の範囲】 １、マイクロプログラム制御により演算パイプライン制
   御を行い、１回のストアを行う単位バイトが存在し、か
   つその単位バイト境界にあわせてストアするストア処理
   を行うデータ処理装置において、単位バイト境界をクロ
   スするストアを行うとき、単位バイト境界の１回目のス
   トアを実行した後に、ストア処理のマイクロプログラム
   命令を終了させ、後続のマイクロプログラム命令の実行
   開始と並行して、ストア処理の残り回数のストアを実行
   することを特徴とするストア処理方式。 ２、マイクロプログラム制御により演算パイプライン制
   御を行い、演算にかかるストア処理を１回のストアを行
   う単位バイトの単位バイト境界にあわせて行うデータ処
   理装置において、ストアを行う際にストアデータの単位
   バイト境界のクロスを検出する検出回路と、単位バイト
   境界をクロスする後続ストアを行うストア制御データを
   生成するハードウェア回路を備え、検出回路が単位バイ
   トクロスを検出した時、ハードウェア回路からのストア
   制御データにより単位バイト境界をクロスする後続スト
   アを行い、単位バイト境界をクロスするストア処理であ
   るか否かにかかわらず、ストア処理を同じマイクロプロ
   グラム制御で処理することを特徴とするストア処理方式
   。 ３、ストア制御データは、ストアアドレス、ストアマー
   ク、およびストアリクエストから構成され、ストア制御
   データを生成するハードウェア回路は、ストアアドレス
   を単位バイト境界分だけ順次に加算するアドレス加算回
   路と、単位バイト境界のクロスした残りのストアマーク
   を格納するストアマークレジスタと、ストアリクエスト
   を連続して発行するストアリクエスト発行回路と、スト
   ア制御データを選択して出力するセレクタとを備えるこ
   とを特徴とする請求項２に記載の特徴とするストア処理
   方式。 ４、単位バイト境界は８バイト境界であり、検出回路は
   ストアが８バイト境界をクロスするかどうかを検出する
   回路であることを特徴とする請求項２に記載の特徴とす
   るストア処理方式。 ５、マイクロプログラム制御により演算パイプライン制
   御を行い、演算にかかるストア処理を８バイト境界にあ
   わせて順次に行うデータ処理装置において、ストアデー
   タが８バイト境界をクロスするかどうかを検出する検出
   回路と、ストアアドレスを順次に＋８して送出するアド
   レス加算回路と、メモリリクエストを複数回発行するた
   めのリクエスト発行回路と、８バイト境界のクロスした
   残りのストアマークを待避するストアマーク待避レジス
   タを備え、マイクロプログラム処理では１回のストア要
   求を行い、ストアが８バイト境界をクロスしない時は、
   １回のメモリリクエトを発行し、ストアが８バトイ境界
   をクロスした場合は、１回目のメモリリクエトに引き続
   き、２回目のストアに必要なアドレス、データ、マーク
   をセットし、２回目のメモリリクエストを発行して、ス
   トア処理を行うことを特徴とするストア処理方式。