JPH04199253A - バス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、バス制御方式、特に、複数のプロセッサとメ
モリとが接続されたバス制御方式および情報処理システ
ムに関する。

［従来の技術］ 従来、バス制御方式については、ＶＡＸ１１／７８０ハ
ードウェア・マニュアル第２０９頁から第２２８頁（Ｖ
ＡＸＩＩ／７８０　Ｈａｒｄｔｇａｒｅ　Ｍａｎｕａｌ
ＰＰ２０９−２２８）において示すように、メモリがビ
ジー（新たな起動要求を受けつけられない状態）中は、
そのメモリに対する新たなアクセスの応答（Ｃｏｎｆｉ
ｒｍａｔｉｏｎ　Ｃｏｄｅ）はＢｕｓ３／　（ＢＳＹ）
となる方式が知られている。この方式では、アクセス元
は、Ｂｕｓｙ　（ＢＳＹ）を受けとると、一定時間後、
再起動する。

また、特開昭５９−１６３６５２号公報に開示されるよ
うに、複数のアクセス装置から１の記憶装置に対してア
クセスが行なわれる場合に、各アクセス装置は、記憶装
置からのＢＵＳＹ信号のみを参照してリクエスト信号を
発信し、バス使用許可信号を待つことなくアドレス、埋
込みデータをバス信号線上に送信する方式が提案されて
いる。

［発明が解決しようとする課題］ ところが１，１−記従来の方式は、１の記憶装置に対す
る複数のアクセス装置からのアクセスを制御するもので
あって、複数の記憶装置に対する複数のアクセス装置か
らのアクセスについては、配慮されていない。特に、応
答の遅い記憶装置を含むシステムにおけるアクセスｔこ
ついては、従来の技術では全く配慮がなく、以下のよう
な問題点がある。

ここで、例えば、バスに複数のプロセッサと応答の速い
第１のメモリ群と、応答の遅い第２のメモリ群（以下拡
張メモリと呼ぶ）とが接続さｔｔまたシステムを考える
。拡張メモリとは、例えば、他のコンピュータ・システ
ムとの間の共有メモリや、入出力バスに接続された機器
に内蔵されたメモリなどで、バスからの物理的距離が遠
いためアクセスに時間がかかる（数倍から数４−倍のア
クセス・タイムを要する）。

このようなシステムで、拡張メモリに複数台のプロセッ
サが同時にアクセスすると、Ｂｕｓｙ応答および再起動
が頻発し、バス・スループットの著しい低下や、タイム
・アウト（一部の起動元が一定時間内にサービスを受け
つけられない状態）が発生する。また、再起動の頻発に
よって、応答の速い第１のメモリに対するアクセスもＩ
ｉｌ害さトる。

上記従来技術は、以−ヒのような拡張メモリが接続され
たマルチ・プロセッサ・システムについての配慮がされ
ておらず、バス・スループットの著しい低下等の問題が
あった。

本発明の目的は、この問題点を解決し、高性能なマルチ
プロセッサ・システムのバス制御方式を提供することに
ある。

［課題を解決するための手段］ 上記目的を達成するために、本発明の一態様によれば、
応答の速い第１のメモリと、応答の遅い第２のメモリと
が、それぞれ１または２以」−存在すると共に、これら
に対してアクセスする装置が複数存在し、前記メモリと
アクセスする装置とを接続する共通のバスが存在するシ
ステムにおいて、応答の遅い第２のメモリに対する、ア
クセスする装置からの新たな起動要求が受けつけられな
い状態のとき、該第２のメモリがビジーであることを示
す手段と、アクセスする装置が第２のメモリに対して新
たに起動する前に、この信号を判定し、ビジーであれば
バス占有要求を抑圧する手段とを有することを特徴とす
るバス制御方式が提供される。

また、本発明によれば、応答の速い１または２以上のメ
モリからなる第１のメモリ群および応答の遅い１または
２以りのメモリからなる第２のメモリ群が接続される１
または２以上のバススレーブ機構と、上記第１．第２の
メモリ群に対してアクセスする装置がそれぞれ接続され
る、複数のバスマスタ機構と、これらの機構が接続され
るバスとを有するバスシステムにおいて、応答の遅い第
２のメモリ群に対するバスマスタ機構からの新たな起動
要求をバススレーブ機構が受け付けられない状態である
か否かを示す情報を全てのバスマスタ機構に連絡する手
段と、前記連絡を受信するまで第２のメモリ群に対する
新たな起動のためのバス占有要求を抑圧する手段とを有
することを特徴とするバス制御方式が提供される。

すなわち、この方式は、例えば、第２のメモリ群として
拡張メモリが用いられる場合に、該拡張メモリに対する
新たな起動要求をバススレーブ機構が受けつけられない
状態のとき、“拡張メモリ群に対するアクセスはビジー
である′″という信号をバスに出力し２．バスマスタ機
構は、拡張メモリに対する新たな起動の前に、この信号
を判定し、ビジーであればバスの使用（および起動）を
見合わせるようにしたものである。

こ、二で、バススレーブ機構は、バスに直結されバス上
の起動要求を受けとり、拡張メモリへのアクセスを行い
、バスに応答を出力する。バスマスタ機構は、プロセッ
サからの要求に従ってバス上に起動要求を出力し、その
応答を受けとり、プロセッサに返す５ また２本発明によれば、応答の速い１または２以上のメ
モリからなる第１のメモリ群および応答の遅い１または
２以上のメモリからなる第２のメモリ群と、これらに対
してアクセスする複数の装置と、前記メモリとアクセス
する装置とを接続する共通のバスとを備える情報処理シ
ステムであって、第２のメモリ群に対する、アクセスす
る装置からの新たな起動要求が受けつけられない状態の
とき、該第２のメモリ群がビジーであることをアクセス
する各装置に示す手段と、アクセスする装置が第２のメ
モリに対して新たに起動する前に。

この信号を判定し、ビジーであれば起動要求を抑圧する
手段とを有することを特徴とする情報処理システムが提
供される。

上記バスとしては、起動を行なう部分と、応答を行なう
部分とを独立に有するものを用いることができる。この
場合、上記第１のメモリ群と上記バスのうち起動を行な
う部分との間に接続され、該バスを介して送られるメモ
リ起動要求を蓄積する手段と、該蓄積されたメモリ起動
要求に基づいて、メモリに対するアクセスを制御する手
段とを備えることができる。

また、本発明によれば、メモリと、該メモリに対してア
クセスする複数の装置と、前記メモリとアクセスする装
置とを接続する、起動と応答とが独立に行なえるバスと
、上記メモリと上記バスのうち起動を行なう部分との間
に接続され、該バスを介して送られるメモリ起動要求を
蓄積する手段と、該蓄積されたメモリ起動要求に基づい
て、メモリに対するアクセスを制御する手段とを備える
ことを特徴とする情報処理システムが提供される。

［作用コ 本発明によれば、拡張メモリをアクセスしたいバスマス
タは、拡張メモリのＢ　ｕ　ｓ　ｙが解除されるまで、
バスの使用を見合わせるので、従来技術で問題であった
再起動の頻発によるバススループットの低下が防止でき
る。

（以下余白） ［実施例］ 以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のシステム構成を示す。

第１図に示すものは、応答の速い第１のメモリ（Ｍ）２
と、応答の遅い第２のメモリである拡張メモリ（ＥＭ）
１と、これらにアクセスする複数のプロセッサ（Ｐｌ、
・・Ｐｎ）４と、拡張メモリ接続機構（ＡＤＰＴ）３と
、が接続される単一または複数のバススレーブ機構と、
バスシステムとを備えて構成される情報処理システムで
ある。

バスシステムは、起動用バス（ＡＷ−ＢＵＳ）８、応答
用バス（Ｒ−Ｂｕｓ）７および拡張メモリＢｕｓｙ信号
（ＥＭＢＳＹ）９と、バススレーブ（ＢＳ□）５、バス
スレーブ（ＢＳ、ｆｆ１）　６およびバスマスタ（Ｂ　
Ｍｔ〜。）１１と、起動用バスコントローラ（ＡＷＢＣ
）１２および応答用バスコントローラ（ＲＢＣ）１３と
を備える。

このバスシステムに、複数のプロセッサ（Ｐ１〜Ｐ７）
４がおのおのバスマスタ（ＢＭ、〜Ｂ　Ｍ、）１１を経
由して接続される。また、応答の速い第１のメモリ（Ｍ
）２は、バススレーブ（ＢＳｍ）５を経由して接続され
る。拡張メモリ接続機構（ＡＤＰＴ）３は、バススレー
ブ（ＢＳ、ア）６を経由して接続される。一方、拡張メ
モリ接続機構（ＡＤＰＴ）３には、インタフェース１０
を経由して拡張メモリ（ＥＭ）］が接続される。拡張メ
モリＢｕｓｙ信号（ＥＭ、ＢＳＹ）９は、拡張メモリ用
バススレーブ（ＢＳ、□）６が出力し、各プロセッサの
バスマスタ（ＢＭ、−〇）１１に入力される。起動用バ
スコントローラ（ＡＷＢＣ）１２は、バスマスタ（ＢＭ
工〜６）１１のバス占有要求の選択順序を制御し、ただ
一つのバスマスタに起動用バスの占有権を与えるに のような構成において、複数のバスマスタ１１が接続さ
れるバスにおいて、応答の遅い拡張メモリ１に対するバ
スマスタ１１からの新たな起動要求をバススレーブ６が
受けつけられない状態のとき、同バススレーブ６は、拡
張メモリＢｕｓｙ信号（ＥＭＥＳＹ）９にツいて、″拡
張メモリ１がビジーであることを示す信号２′をＯＮさ
せ、一方、バスマスタ１１は、拡張メモリ１に対する新
たな起動の前に、この信号を判定し、ビジーであればバ
ス占有要求を抑圧する。

第２図は拡張メモリ接続機構（ＡＤＰＴ）３およびバス
スレーブ（ＢＳ、わ）６の内部構成の一例を示す。

拡張メモリ接続機構（ＡＤＰＴ）３は、制御部２１とバ
ッファ２２とを備える。また、バススレーブ（ＢＳ、。

）６は、制御部２３と、バッファ２４と、制御部２５と
を備える。

バス８上のアドレス３８および書込データ３９および起
動元識別情報４４は、バッファ２４に格納され、拡張メ
モリ・アクセスのためのアドレス２８およびデータ２９
として出力される。制御部２３は、前記アドレス３８お
よび書込みデータ３９の受取りの制御を行なう。

制御部２１は、制御部２３からの起動信号３１を受付け
、拡張メモリに対し起動信号２６を出力する。拡張メモ
リからの読出しデータ３０は、拡張メモリからの応答信
号２７によりバッファ２２に格納される６また。制御部
２］は、同応答信号２７を受付け、制御部２５に対する
応答要求信号３２を出力する。

制御部２５は、同要求を受付けると、応答バス占有要求
４１を出力し、応答バス占有許可４２を受付けると、信
号３６をＯＮＬ、で、バッファ２２の出力３３をバス７
上のリード・データ４０に出力し、また、起動元識別情
報４６をバス７上の信号４５に出力し、さらに、これと
同時に、応答信号４３を出力する。応答終了後、信号３
４をＯＮして制御部２３に応答の終了を知らせる。

制御部２３は、前記の起動受付は後、拡張メモリＢｕｓ
ｙ信号９をＯＮし続け、信号３４のＯＮにより同信号を
ＯＦＦする。

第３図はバススレーブ内の制御部２３の内部構成の一例
を示す。

制御部２３は、デコーダ５０と、ＡＮＤゲート５１と、
フリップ・フロップ５２とを備える。

デコーダ５０は、アドレス３８を判定し５そのアドレス
範囲が拡張メモリである時信号５３をＯＮする。ＡＮＤ
ゲートＳ１は、起動信号３７と前記信号５３をＡＮＤ　
Ｌ、、信号３１．３５を出力する。信号３１．３５は、
拡張メモリへの起動信号である。フリップ・フロップ５
２は、セット・リセット形フリップ・フロップで、セッ
ト入力には信号３１が入力され、リセット入力には信号
３４が入力される。その出力は、拡張メモリビジー信号
９として出力される。

第４図はバスマスタ（ＢＭ）１１の内部構成の一例を示
す、 バスマスタ（ＢＭ）１１は、制御部７ｏと、バッファ７
１と、制御部７２とを備える。

制御部７０は、プロセッサＰがらの起動信号６４を受付
け、起動用バス占有要求６ｏをＯＮする。その後、起動
用バス占有許可６１を受付けると、信号６２をＯＮして
、プロセッサＰからのアドレス６５をバス８上のアドレ
ス信号３８へ出力し、プロセッサＰからのライト・デー
タ６６をバス８上のライト・データ３９へ出力し、起動
元識別情報６７をバス８上の信号４４へ出力する。同時
に、起動信号３７をＯＮする。ただし、ＯＮ条件には、
拡張メモリＢｕｓｙ信号９とプロセッサＰからのアドレ
ス６５も関係するが、その詳細については、第５図を参
照して後述する。

制御部７２は、応答信号４３を受付けると、起動元識別
情報４５を判定し、同情報が自分の起動元識別情報と一
致した時のみ信号６３をＯＮｔ、て、バス７上のリード
・データ４０をバッファ７１に格納し、プロセッサＰへ
のリード・データ６８を出力する。同時に、プロセッサ
Ｐに対して応答信号６９をＯＮする。

このようにすることにより、起動順序とは独立に、応答
要求の発生した順序に従って、バス上の、応答が行なわ
れる。

第５図はバスマスタ内の制御部７０の内部構成の一例を
示す。

制御部７０は、デコーダ８０と、ＮＡＮＤゲート８１と
、ＡＮＤゲート８２と、ゲート８５とを備える。

デコーダ８０は、プロセッサからのアドレス６５を判定
し、そのアドレス範囲が拡張メモリである時、信号８３
をＯＮする。ＮＡＮＤゲート８１により、アドレス範囲
が拡張メモリで、かつ。

拡張メモリがＢｕｓｙ状態の時、信号８４はＯＮし、Ａ
ＮＤゲート８２を抑圧する。このため、プロセッサから
の要求信号６４がＯＮしても起動バス占有要求信号６０
はＯＮしない。

拡張メモリＢｕｓｙ信号９がＯＦＦすると、信号８４は
０ＦＦＬ、要求信号６４は、バス上の要求信号６０へ出
力される。

次に、起動バス占有許可信号６１がＯＮすると、ゲート
８５がＯＮＬ、、プロセッサからの起動信号６４がバス
上の起動信号３７へ出力される。また同時にアドレスな
どのバス出力イネーブル信号６２がＯＮする。

第６図は実施例のタイム・チャートの一例を示す。

同タイム・チャート上で実線で示す波形は、プロセッサ
（ＩＤ　　＆＝１）から拡張メモリへのアークセスに対
応する。破線で示す波形は、プロセッサ（ＩＤＮＱ＝２
）から応答の速いメモリへのアクセスに対応する。

図中（Ａ）のタイミングでは、プロセッサ（＆１）から
拡張メモリへの起動が行なわれ、起動終了後、拡張メモ
リビジー信号ＥＭＢＳＹがＯＮする。

したがって、その後は、拡張メモリへの起動はサプレス
される。

タイミング（Ｂ）では、プロセッサ（Ｎα２）から応答
の速いメモリへの起動が行なわれ、タイミング（Ｃ）に
て、メモリからの応答が同プロセッサに返される。

その後、タイミング（Ｄ）にて、拡張メモリからの応答
が、プロセッサ（Ｎα１）に返され、信号ＥＭＢＳＹが
ＯＦＦする。ＯＦＦ後は、拡張メモリへの次のアクセス
が可能となる。

第７図は、メモリ（Ｍ）２およびバススレーブ（ＢＳ、
）５の内部構成の一例を示す。

メモリ２は、ＲＡＭ　（ランダムアクセスメモリ）９・
３と、制御部９２とを有する。また、バススレーブ（Ｂ
Ｓ）５は、バッファ９０と、制御部９１゜９４とを備え
る。

バッファ９０は、同時に起動される可能性のある要求の
全部を格納できる容量（段数）を有する、ＦＩＦ○（フ
ァーストイン・ファーストアウト）からなる。段数は、
例えば、プロセッサ（ＰＬ、・・・Ｐｎ）４の数（ｎ）
分、設けられる。

制御部９１は、バス８上のアドレス３８、書き込みデー
タ３９および起動元識別情報４４の受取制御を行ない、
ライト信号１ｏｏをオンすることにより、前記アドレス
３８、書き込みデータ３９および起動元識別情報４４を
バッファ９０に格納すると共に、バッファ９０のライト
ポインタを１進める。バッファ９０は、ライト信号１０
０のオンにより、該バッファ９０が空ではないことを示
す信号１０１をオンにする。

制御部９２は、同信号１０１がオンすると、リード信号
１０２をオンにすると共に、メモリ選択信号１０５を出
力する。前記リード信号１０２がオンすると、バッファ
９０は、メモリアクセスのためのアドレス１０３および
書き込みデータ１−０４を出力する。

ＲＡＭ９３は、前記信号１０５を受け付けると、書き込
みデータ１０４を格納するか、または、読みだしデータ
１０９を出力する。また、制御部９２は、前記メモリ９
３の動作の完了を待ってから、制御部９４に対する応答
要求信号１０６を出力する。

制御部９４は、同信号を受け付けると、応答バス占有要
求１１１を出力し、応答バス占有許可１１２を受けると
、信号１０８をオンして、読みだしデータ１０９をバス
７上のリードデータ４゜に出力し、また、起動元識別情
報１１０をバス７」二の信号４５に出力し、同時に応答
信号４３を出力する。応答終了後、信号を出力して、制
御部９２にて応答の終了を知らせる。

制御部１．０２は、同信号を受け付けたとき、リート信
号１．０２をオフし、バッファ９０のリードポインタを
１進める。この時、もし、バッファ９０が空になったな
らば、同バッファ９０は、信号１０１をオフにする。一
方、同バッファ９０内に、まだメモリ９３をアクセスす
るためのアドレスおよび書き込みデータが残っていれば
、信号１０１をオンのままにする。制御部９２は、リー
ド信号９２をオフにした後も、信号１０１がオンである
ならば、信号１０２と信号１０５を再び出力し、次のメ
モリアクセス動作に移る。

本実施例によれば、応答の速い第１のメモリ群すなわち
、第１図に示すメモリ２が接続されたバススレーブ５は
、内蔵するバッファ９０に、同時に起動される可能性の
ある複数の要求を格納することができる。これにより、
メモリに対する起動と応答とを分離できて、メモリが動
作中であっても、起動要求を受け付けることができる。

従って。

バスマスタは、再起動を繰り返すことを要しない。

なお、この方式は、応答の速い第１のメモリ群に限らず
、第２のメモリ群にも適用することができる。

なお、本発明は、以上に述べた実施例の構成要素のすべ
てを完全に備えていなくともよく、一部の構成要素は省
略することができる。例えば、第７図に示すものは、省
略してもよい。また、本発明は、他の構成要素を加えた
り、構成要素の一部を変形したりすることも可能である
。以下に、例を挙げる。

上記実施例では、複数のバスマスタに接続される機器は
、プロセッサとしたが、プロセッサ以外の機器、例えば
、デバイスとの入出力転送を行なうＤＭＡ機構の場合に
も適用できる。

また、上記実施例では、応答の速いメモリ用のバススレ
ーブと拡張メモリ用のバススレーブ各１台としたが、バ
ススレーブが１台のみでその先にメモリバスがあり、メ
モリバスに応答の速いメモリ群と拡張メモリとが接続さ
れるシステムに対しても適用できる。また、拡張メモリ
用のバススレーブが複数接続されるシステムにも適用で
きる。

ただし、その時には、拡張メモリビジー信号はワイヤー
ドＯＲとするか、複数本バスに配置する必要がある。

また、上記実施例では、メモリ２を１台と、拡張メモリ
１登１台用いるシステムに適用した例をを示すが、本発
明は、これに限られず、複数のメモリからなるメモリ群
、複数の拡張メモリからなる拡張メモリ群についても適
用可能である。

また、本発明の変形例として、ビジー信号の代りにバス
上の汎用的なコマンド伝達手段を用いて、ビジーになっ
た時とビジー解除になった時、バススレーブから全ての
バスマスタに対して、ビジーになったことあるいはビジ
ー解除になったことを伝達する方式とすることもできる
。

［発明の効果］ 本発明は、以上説明したように、拡張メモリビジー信号
を用いることにより、拡張メモリビジー中は、応答の速
いメモリに対するアクセスは阻害されず、かつ、拡張メ
モリに対する次のアクセスはバスを全く占有しないので
、バススループットの低下がない。

【図面の簡単な説明】 第１図は本発明の一実施例のシステム構成を示すブロッ
ク図、第２図は拡張メモリ接続機構およびバススレーブ
の内部構成の一例を示すブロック図、第３図はバススレ
ーブ内の制御部の内部構成の一例を示すブロック図、第
４図はバスマスタの内部構成の一例を示すブロック図、
第５図はバスマスタ内の制御部の内部構成の一例を示す
ブロック図、第６図は実施例のタイム・チャート、第７
図はメモリおよびバススレーブの内部構成の一例番示す
ブロック図である。 １・・・拡張メモリ、２・・・メモリ、３・・・拡張メ
モリ接続機構、４・・・プロセッサ、５，６・・・バス
スレーブ、７・・・応答用バス、８・・・起動用バス、
９・・・美時−信号、１１・・・バスマスタ、１２・・
・起動用バスコントローラ、１３・・・応答用バスコン
トローラ。

Claims (1)

1. 【特許請求の範囲】 １、応答の速い第１のメモリと、応答の遅い第２のメモ
   リとが、それぞれ１または２以上存在すると共に、これ
   らに対してアクセスする装置が複数存在し、前記メモリ
   とアクセスする装置とを接続する共通のバスが存在する
   システムにおいて、 応答の遅い第２のメモリに対する、アクセスする装置か
   らの新たな起動要求が受けつけられない状態のとき、該
   第２のメモリがビジーであることを示す手段と、アクセ
   スする装置が第２のメモリに対して新たに起動する前に
   、この信号を判定し、ビジーであればバス占有要求を抑
   圧する手段とを有することを特徴とするバス制御方式。 ２、応答の速い１または２以上のメモリからなる第１の
   メモリ群および応答の遅い１または２以上のメモリから
   なる第２のメモリ群が接続される１または２以上のバス
   スレーブ機構と、上記第１、第２のメモリ群に対してア
   クセスする装置がそれぞれ接続される、複数のバスマス
   タ機構と、これらの機構が接続されるバスとを有するバ
   スシステムにおいて、 応答の遅い第２のメモリ群に対するバスマスタ機構から
   の新たな起動要求をバススレーブ機構が受け付けられな
   い状態であるか否かを示す情報を全てのバスマスタ機構
   に連絡する手段と、前記連絡を受信するまで第２のメモ
   リ群に対する新たな起動のためのバス占有要求を抑圧す
   る手段とを有することを特徴とするバス制御方式。 ３、上記起動要求をバススレーブ機構が受け付けられな
   い状態であるか否かを示す情報を全てのバスマスタ機構
   に連絡する手段は、バススレーブ機構とバスマスタ機構
   とを接続するビジー信号線と、第２のメモリに対するバ
   スマスタ機構からの新たな起動要求をバススレーブ機構
   が受けつけられない状態のとき、上記信号線上に設定さ
   れる、第２のメモリがビジーであることを示す信号をオ
   ンさせる機能とを備える請求項２記載のバス制御方式。 ４、上記第２のメモリがビジーであることを示す信号を
   オンさせる機能は、バススレーブ機構に設けられ、上記
   バス占有要求を抑圧する手段は、バスマスタ機構に設け
   られる請求項３記載のバス制御方式。 ５、上記バス占有要求を抑圧する手段は、第２のメモリ
   群に対する新たな起動の場合のみ機能し、第１のメモリ
   群に対する新たな起動の場合には機能しないものである
   、請求項２、３または４記載のバス制御方式。 ６、上記第１のメモリに対する起動要求時に、起動要求
   元を示す起動要求元識別情報を起動要求と共に第１のメ
   モリ側に送る手段と、第１のメモリ側からの応答時に、
   当該応答に対応する起動要求元識別情報を返送する手段
   と、返送された起動要求元識別情報と自装置の識別情報
   とを比較して一致するとき、応答を受け付ける手段とを
   備える、請求項１記載のバス制御方式。 ７、応答の速い１または２以上のメモリからなる第１の
   メモリ群および応答の遅い１または２以上のメモリから
   なる第２のメモリ群と、これらに対してアクセスする複
   数の装置と、前記メモリとアクセスする装置とを接続す
   る共通のバスとを備える情報処理システムであって、 第２のメモリ群に対する、アクセスする装置からの新た
   な起動要求が受けつけられない状態のとき、該第２のメ
   モリ群がビジーであることをアクセスする各装置に示す
   手段と、アクセスする装置が第２のメモリに対して新た
   に起動する前に、この信号を判定し、ビジーであれば起
   動要求を抑圧する手段とを有することを特徴とする情報
   処理システム。 ８、上記バスは、起動を行なう部分と、応答を行なう部
   分とを独立に有するものであり、 上記第１のメモリ群と上記バスのうち起動を行なう部分
   との間に接続され、該バスを介して送られるメモリ起動
   要求を蓄積する手段と、該蓄積されたメモリ起動要求に
   基づいて、メモリに対するアクセスを制御する手段とを
   備える、請求項７記載の情報処理システム。 ９、メモリと、該メモリに対してアクセスする複数の装
   置と、前記メモリとアクセスする装置とを接続する、起
   動と応答とが独立に行なえるバスと、上記メモリと上記
   バスのうち起動を行なう部分との間に接続され、該バス
   を介して送られるメモリ起動要求を蓄積する手段と、該
   蓄積されたメモリ起動要求に基づいて、メモリに対する
   アクセスを制御する手段とを備えることを特徴とする情
   報処理システム。 １０、メモリ起動要求を蓄積する手段は、同時に起動さ
   れる可能性のある要求のすべてを格納できる容量を有す
   るファーストイン・ファーストアウトのバッファである
   、請求項８または９記載の情報処理システム。 １１、応答の速い１または２以上のメモリからなる第１
   のメモリ群および応答の遅い１または２以上のメモリか
   らなる第２のメモリ群と、これらに対してアクセスする
   複数のプロセッサと、前記メモリとアクセスする装置と
   を接続する共通のバスとを備えるマルチプロセッサシス
   テムであって、 上記第２のメモリ群に対するアクセスについて、いずれ
   かのプロセッサがアクセスしているときは、他のプロセ
   ッサに対してビジー信号を出力してアクセス要求を抑圧
   することを特徴とするマルチプロセッサシステム。