JPH04190414A - リセット回路付きメモリバックアップ電源切替装置 - Google Patents
リセット回路付きメモリバックアップ電源切替装置Info
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- JPH04190414A JPH04190414A JP2324086A JP32408690A JPH04190414A JP H04190414 A JPH04190414 A JP H04190414A JP 2324086 A JP2324086 A JP 2324086A JP 32408690 A JP32408690 A JP 32408690A JP H04190414 A JPH04190414 A JP H04190414A
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- Japan
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- memory power
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 19
- 239000000758 substrate Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- RSWGJHLUYNHPMX-UHFFFAOYSA-N Abietic-Saeure Natural products C12CCC(C(C)C)=CC2=CCC2C1(C)CCCC2(C)C(O)=O RSWGJHLUYNHPMX-UHFFFAOYSA-N 0.000 description 1
- KHPCPRHQVVSZAH-HUOMCSJISA-N Rosin Natural products O(C/C=C/c1ccccc1)[C@H]1[C@H](O)[C@@H](O)[C@@H](O)[C@@H](CO)O1 KHPCPRHQVVSZAH-HUOMCSJISA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- KHPCPRHQVVSZAH-UHFFFAOYSA-N trans-cinnamyl beta-D-glucopyranoside Natural products OC1C(O)C(O)C(CO)OC1OCC=CC1=CC=CC=C1 KHPCPRHQVVSZAH-UHFFFAOYSA-N 0.000 description 1
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- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は動作電圧及び制御ロジック動作用電圧を入力し
てリセットパルスを出力するリセット信号発生部（リセ
ット回路）を有し、メモリ電源を静止時と動作時で、切
替えるメモリ電源切替部を備えたリセット回路付きメモ
リハックアップ電源切替、装置に関する。
てリセットパルスを出力するリセット信号発生部（リセ
ット回路）を有し、メモリ電源を静止時と動作時で、切
替えるメモリ電源切替部を備えたリセット回路付きメモ
リハックアップ電源切替、装置に関する。
第３図は従来装置の一例の構成を示すブロック図である
。この従来装置は交流入力と同時に得られる動作電圧Ｅ
ｉ＝５Ｖを入力し制御ロジック動作用電圧Ｖｃｃ＝ ５
Ｖの入力によりリセットパルスＰｒを出力する電圧検
知用ｉｃを用いたリセット信号発生部ｌと、動作電圧Ｅ
ｉ＝５Ｖの入力で切替信号Ｓｃを出力する電圧検出用Ｉ
Ｃを用いたメモリ電源切替信号発生部２と、当該切替信
号Ｓｃによりハノクアフブ用バッテリ３のバックアンプ
電圧Ｅｂより動作電圧Ｅｉに切替えてメモリ電源電圧Ｅ
Ｉ１１として出力するメモリ電源切替部４とよりなる。
。この従来装置は交流入力と同時に得られる動作電圧Ｅ
ｉ＝５Ｖを入力し制御ロジック動作用電圧Ｖｃｃ＝ ５
Ｖの入力によりリセットパルスＰｒを出力する電圧検
知用ｉｃを用いたリセット信号発生部ｌと、動作電圧Ｅ
ｉ＝５Ｖの入力で切替信号Ｓｃを出力する電圧検出用Ｉ
Ｃを用いたメモリ電源切替信号発生部２と、当該切替信
号Ｓｃによりハノクアフブ用バッテリ３のバックアンプ
電圧Ｅｂより動作電圧Ｅｉに切替えてメモリ電源電圧Ｅ
Ｉ１１として出力するメモリ電源切替部４とよりなる。
電源は制御ロジック動作用電圧Ｖｃｃ＝ ５ Ｖと、交
流入力と同時に得られる動作電圧Ｅｉ＝５Ｖの２系統あ
り、動作電圧Ｅｉは回線用ロジックにも制御ロジン、り
にも関係なく、リセット信号発生部１とメモリ電源切替
信号発生部２及びメモリ電源切替部４を常に活性化して
おくためと、メモリ電源をバックアップ電圧Ｅｂより動
作電圧Ｅｉ（メモリ電源電圧Ｅｍ）＝５Ｖに切替えるた
めの電圧である。
流入力と同時に得られる動作電圧Ｅｉ＝５Ｖの２系統あ
り、動作電圧Ｅｉは回線用ロジックにも制御ロジン、り
にも関係なく、リセット信号発生部１とメモリ電源切替
信号発生部２及びメモリ電源切替部４を常に活性化して
おくためと、メモリ電源をバックアップ電圧Ｅｂより動
作電圧Ｅｉ（メモリ電源電圧Ｅｍ）＝５Ｖに切替えるた
めの電圧である。
上記の従来例にあってはリセット信号発生部１とメモリ
電源切替信号発生部２にそれぞれ電圧検知用ＩＣを用い
ているので、この種のＩＣは高価で、かつＩＣであるた
め基板占有面積も大きくなるという課題がある。
電源切替信号発生部２にそれぞれ電圧検知用ＩＣを用い
ているので、この種のＩＣは高価で、かつＩＣであるた
め基板占有面積も大きくなるという課題がある。
（課題を解決するための手段〕
本発明装置は上記の課題を解決するため、第１図示のよ
うに交流入力と同時に得られる動作電圧Ｅｉを人力し制
御ロジック動作用電圧νｃｃの入力によりリセットパル
スＰｒを出力するリセット信号発止部１と、上記動作電
圧Ｅｉの入力で切替信号Ｓｃを出力する定電圧素子Ｄｚ
と抵抗Ｒの直列回路で構成されるメモリ電源切替信号発
生部２と、この切替信号発生部２の抵抗Ｒの両端に発生
する切替信号Ｓｃによりハックアップ用バッテリ３のハ
ックアップ電圧εｂより上記動作電圧１ｊに切替えてメ
モリ電源電圧εｍとして出力するメモリ電源切替部４と
よりなる構成としたものである。
うに交流入力と同時に得られる動作電圧Ｅｉを人力し制
御ロジック動作用電圧νｃｃの入力によりリセットパル
スＰｒを出力するリセット信号発止部１と、上記動作電
圧Ｅｉの入力で切替信号Ｓｃを出力する定電圧素子Ｄｚ
と抵抗Ｒの直列回路で構成されるメモリ電源切替信号発
生部２と、この切替信号発生部２の抵抗Ｒの両端に発生
する切替信号Ｓｃによりハックアップ用バッテリ３のハ
ックアップ電圧εｂより上記動作電圧１ｊに切替えてメ
モリ電源電圧εｍとして出力するメモリ電源切替部４と
よりなる構成としたものである。
交流入力と同時に得られる動作電圧Ｅｉがリセット信号
発生部１とメモリ電源切替信号発生部２とメモリ電源切
替部４に印加されそれらが活性化される。リセット信号
発生部１は制御ロジック動作用電圧νｃｃの入力でリセ
ットパルスＰｒが出力され、メモリ電源切替信号発生部
２は定電圧素子Ｄｚを通して抵抗Ｒの両端より切替信号
Ｓｃが出力される。
発生部１とメモリ電源切替信号発生部２とメモリ電源切
替部４に印加されそれらが活性化される。リセット信号
発生部１は制御ロジック動作用電圧νｃｃの入力でリセ
ットパルスＰｒが出力され、メモリ電源切替信号発生部
２は定電圧素子Ｄｚを通して抵抗Ｒの両端より切替信号
Ｓｃが出力される。
メモリ電源切替部４はこの切替信号Ｓｃの入力でハック
アップ用バッテリ３のバックアップ電圧Ｅｂより動作電
圧Ｅｉに切替えてメモリ電源電圧Ｅｍとして出力される
ことになる。
アップ用バッテリ３のバックアップ電圧Ｅｂより動作電
圧Ｅｉに切替えてメモリ電源電圧Ｅｍとして出力される
ことになる。
即ち、非動作時（静止時）はメモリの内容をハックアッ
プ電圧Ｅｂで保持し、動作時は動作電圧Ｅｉに切替えて
メモリ電源電圧ＥＩｌｌとして動作に供することになる
。
プ電圧Ｅｂで保持し、動作時は動作電圧Ｅｉに切替えて
メモリ電源電圧ＥＩｌｌとして動作に供することになる
。
゛以下図面に基づいて本発明の詳細な説明する。
第１図は本発明装置の一実施例の構成を示すプロ・ツク
図である。本実施例は交流１００Ｖの入力（プラグを接
続した）と同時に得られる動作電圧Ｅｉ＝５Ｖを入力し
制御ロジック動作用電圧Ｖｃｃ＝５ｖの入力によりリセ
ットパルスＰｒを出力する電圧検知用ＩＣを用いたリセ
ット信号発生部１と、動作電圧Ｅｉ＝５Ｖの入力で切替
信号Ｓｃを出力するツェナーダイオードＤｚと抵抗Ｒの
直列回路で構成されるメモリ電源切替信号発生部２と、
この切替信号発生部２の抵抗Ｒの両端に発生する切替信
号Ｓｃによりハックアップ用バッテリ３のハックアップ
電圧Ｅｂ＝３Ｖより動作電圧Ｅｉに切替えてメモリ電源
電圧ＥＩＩ＋＝５■として出力するメモリを源切替部４
とよりなる。
図である。本実施例は交流１００Ｖの入力（プラグを接
続した）と同時に得られる動作電圧Ｅｉ＝５Ｖを入力し
制御ロジック動作用電圧Ｖｃｃ＝５ｖの入力によりリセ
ットパルスＰｒを出力する電圧検知用ＩＣを用いたリセ
ット信号発生部１と、動作電圧Ｅｉ＝５Ｖの入力で切替
信号Ｓｃを出力するツェナーダイオードＤｚと抵抗Ｒの
直列回路で構成されるメモリ電源切替信号発生部２と、
この切替信号発生部２の抵抗Ｒの両端に発生する切替信
号Ｓｃによりハックアップ用バッテリ３のハックアップ
電圧Ｅｂ＝３Ｖより動作電圧Ｅｉに切替えてメモリ電源
電圧ＥＩＩ＋＝５■として出力するメモリを源切替部４
とよりなる。
上記の構成において交流１００”Ｖ （第２図参照）入
力と同特に得られる動作電圧Ｅｉ＝５Ｖがリセット信号
発生部１とメモリ電源切替信号発生部２とメモリ電源切
替部４に印加されそれらが活性化される。リセット信号
発生部１は制御ロジック動作用電圧Ｖｃｃ＝ ５ Ｖの
入力でリセットパルスＰｒが出力され、メモリ電源切替
信号発生部２はツェナーダイオードＤｚを通して抵抗Ｒ
の両端より切替信号Ｓｃ （第２図参照）が出力される
。メモリ電源切替部４はこの切替信号Ｓｃの入力でバッ
クアップ用ハソテリ３０バンクアンプ電圧Ｅｂ＝３Ｖよ
り動作電圧Ｅｉ−５Ｖに切替えてメモリ電源電圧Ｅｍ（
第２図参照）として出力されることになる。
力と同特に得られる動作電圧Ｅｉ＝５Ｖがリセット信号
発生部１とメモリ電源切替信号発生部２とメモリ電源切
替部４に印加されそれらが活性化される。リセット信号
発生部１は制御ロジック動作用電圧Ｖｃｃ＝ ５ Ｖの
入力でリセットパルスＰｒが出力され、メモリ電源切替
信号発生部２はツェナーダイオードＤｚを通して抵抗Ｒ
の両端より切替信号Ｓｃ （第２図参照）が出力される
。メモリ電源切替部４はこの切替信号Ｓｃの入力でバッ
クアップ用ハソテリ３０バンクアンプ電圧Ｅｂ＝３Ｖよ
り動作電圧Ｅｉ−５Ｖに切替えてメモリ電源電圧Ｅｍ（
第２図参照）として出力されることになる。
即ち、非動作時（静止時）はメモリの内容をバックアッ
プ電圧Ｅｂ＝３’Ｖで保持し、動作時は動作電圧Ｅｉに
切替えてメモリ電源電圧Ｅｍ＝５Ｖとして動作に供する
ことになる。
プ電圧Ｅｂ＝３’Ｖで保持し、動作時は動作電圧Ｅｉに
切替えてメモリ電源電圧Ｅｍ＝５Ｖとして動作に供する
ことになる。
本実施例ではリセット信号発生部１に電圧検知用ＩＣを
用いているだけで、メモリ電源切替信号発生部２はツェ
ナーダイオードＤｚと抵抗Ｒの直列回路で構成されてい
るため、構成が簡単になり安価になると共に基板占有面
積を小さくできることになる。
用いているだけで、メモリ電源切替信号発生部２はツェ
ナーダイオードＤｚと抵抗Ｒの直列回路で構成されてい
るため、構成が簡単になり安価になると共に基板占有面
積を小さくできることになる。
上述のように本発明によれば、交流入力と同時に得られ
る動作電圧Ｅ１を入力し制御ロジック動作用電圧Ｖｃｃ
の入力によりリセットパルスＰｒを出力するリセット信
号発生部１と、上記動作電圧Ｅｉの入力で切替信号Ｓｃ
を出力する定電圧素子Ｄｚと抵抗Ｒの直列回路で構成さ
れるメモリ電源切替信号発生部２と、この切替信号発生
部２の抵抗Ｒの両端に発生する切替信号Ｓｃによりハッ
クアップ用ハソテリ３のバックアップ電圧Ｅｂより上記
動作電圧Ｅｉに切替えてメモリ電源電圧Ｅｍとして出力
するメモリ電源切替部４とよりなるので、メモリ電源切
替信号発生部２は定電圧素子Ｄｚと抵抗Ｒの直列回路で
構成されているため、構成が簡単になり安価になると共
に基板占有面積を小さくできるという効果を奏する。
る動作電圧Ｅ１を入力し制御ロジック動作用電圧Ｖｃｃ
の入力によりリセットパルスＰｒを出力するリセット信
号発生部１と、上記動作電圧Ｅｉの入力で切替信号Ｓｃ
を出力する定電圧素子Ｄｚと抵抗Ｒの直列回路で構成さ
れるメモリ電源切替信号発生部２と、この切替信号発生
部２の抵抗Ｒの両端に発生する切替信号Ｓｃによりハッ
クアップ用ハソテリ３のバックアップ電圧Ｅｂより上記
動作電圧Ｅｉに切替えてメモリ電源電圧Ｅｍとして出力
するメモリ電源切替部４とよりなるので、メモリ電源切
替信号発生部２は定電圧素子Ｄｚと抵抗Ｒの直列回路で
構成されているため、構成が簡単になり安価になると共
に基板占有面積を小さくできるという効果を奏する。
第１図は本発明装置の一実施例の構成を示すブロック図
、第２図は本発明による作用説明図、第３図は従来装置
の一例の構成を示すブロック図である。 Ｅｉ・・・・・・動作電圧、Ｖｃｃ・・・・・・制御ロ
ジック動作用電圧、Ｐｒ・・・・・・リセットパルス、
ｌ・旧・・リセ・Ｘト信号発生部、Ｓｃ・・・・・・切
替信号、Ｄｚ・・・・・・定電圧素子（ツェナーダイオ
ード）、Ｒ・・・・・・抵抗、２・旧・・メモリ電源切
替信号発生部、３・・・・・・ハックア・ノブ用ハソテ
リ、Ｅｂ・・・・・・バックアップ電圧、Ｅ＋ｏ・・・
・・・メモリ電源電圧、４・・・・・・メモリ電源切替
部。
、第２図は本発明による作用説明図、第３図は従来装置
の一例の構成を示すブロック図である。 Ｅｉ・・・・・・動作電圧、Ｖｃｃ・・・・・・制御ロ
ジック動作用電圧、Ｐｒ・・・・・・リセットパルス、
ｌ・旧・・リセ・Ｘト信号発生部、Ｓｃ・・・・・・切
替信号、Ｄｚ・・・・・・定電圧素子（ツェナーダイオ
ード）、Ｒ・・・・・・抵抗、２・旧・・メモリ電源切
替信号発生部、３・・・・・・ハックア・ノブ用ハソテ
リ、Ｅｂ・・・・・・バックアップ電圧、Ｅ＋ｏ・・・
・・・メモリ電源電圧、４・・・・・・メモリ電源切替
部。
Claims (1)
- 交流入力と同時に得られる動作電圧（Ｅｉ）を入力し制
御ロジック動作用電圧（Ｖｃｃ）の入力によりリセット
パルス（Ｐｒ）を出力するリセット信号発生部（１）と
、上記動作電圧（Ｅｉ）の入力で切替信号（Ｓｃ）を出
力する定電圧素子（Ｄｚ）と抵抗（Ｒ）の直列回路で構
成されるメモリ電源切替信号発生部（２）と、この切替
信号発生部（２）の抵抗（Ｒ）の両端に発生する切替信
号（Ｓｃ）によりバックアップ用バッテリ（３）のバッ
クアップ電圧（Ｅｂ）より上記動作電圧（Ｅｉ）に切替
えてメモリ電源電圧（Ｅｍ）として出力するメモリ電源
切替部（４）とよりなるリセット回路付きメモリバック
アップ電源切替装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324086A JPH04190414A (ja) | 1990-11-26 | 1990-11-26 | リセット回路付きメモリバックアップ電源切替装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324086A JPH04190414A (ja) | 1990-11-26 | 1990-11-26 | リセット回路付きメモリバックアップ電源切替装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04190414A true JPH04190414A (ja) | 1992-07-08 |
Family
ID=18161999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2324086A Pending JPH04190414A (ja) | 1990-11-26 | 1990-11-26 | リセット回路付きメモリバックアップ電源切替装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04190414A (ja) |
-
1990
- 1990-11-26 JP JP2324086A patent/JPH04190414A/ja active Pending
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