JPH04186469A - マルチプロセッサシステムの負荷テスト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、マルチプロセッサシステムにおける負荷テス
ト方式に関し、特にプロセッサ間のリクエスト競合テス
トを効果的に実施することができるマルチプロセッサシ
ステムの負荷テスト方式に適用して有効な技術に関する
。

［従来の技術］ 従来、マルチプロセッサシステムの負荷テストを行う場
合、たとえば各プロセッサからのリクエスト処理の競合
、第１のプロセッサから第２のプロセッサへの処理要求
、たとえば第１のプロセッサからのストアリクエストに
よる第２のプロセッサのバッファ記憶キャンセル要求と
、第２のプロセッサの通常処理、たとえばバッファ記憶
に対するフェッチ／ストア処理の競合を意図的に発生さ
せることは非常に難しい。

このような場合に、マルチプロセッサ間の競合を制御す
る方法としては、たとえば特開平１−２６９１５１号公
報に記載されるように、複数のプロセッサ間で特別なプ
ログラムを用いて同期をとることによって競合を発生さ
せる方法などが挙げられる。

［発明か解決しようとする課題］ ところか、前記のような従来技術においては、各プロセ
ッサ間での競合を発生させるために、その競合に応じて
プログラムを開発する必要かあり得策ではない。

また、競合テストを事前に実施しておきたいのは、実際
に本マルチプロセッサシステムで動作するオペレーティ
ングシステムや、ユーザプログラムか走行している場合
であり、従って従来の１陣方法ではこのような点に配慮
かされておらず、実動作環境での競合テストを十分に行
うことかてきないという問題かある。

そこて、本発明の目的は、少量のハードウェアの増加で
、新たなプログラムを開発することなしに実動作環境下
での競合テストを効果的に行うことかできるマルチプロ
セッサシステムの負荷テスト方式を提供することにある
。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

［課題を解決するための手段］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、本発明のマルチプロセッサシステムの負荷テ
スト方式は、少なくとも複数のプロセッサおよび主記憶
装置か接続されるマルチプロセッサシステムの負荷テス
ト方式であって、各プロセッサからのリクエスト種によ
りリクエスト処理を制御する第１リクエスト優先順位制
御手段と、リクエスト種とは無関係にリクエスト処理を
制御する第２リクエスト優先順位制御手段とを備えるも
のである。

また、本発明の他のマルチプロセッサシステムの負荷テ
スト方式は、各プロセッサの動作と独立し、各プロセッ
サに対してバッファ記憶キャンセルリクエストを発生す
るバッファ記憶キャンセルリクエスト発生手段を備える
ものである。

さらに、第２リクエスト優先順位制御手段と、バッファ
記憶キャンセルリクエスト発生手段との両手段を備える
ようにしたものである。

［作用］ 前記したマルチプロセッサシステムの負荷テスト方式に
よれば、従来と同様−の第１リクエスト優先順位制御手
段に加えて、リクエスト種とは無関係にリクエスト処理
を制御し、独立に動作可能な第２リクエスト優先順位制
御手段を備えることにより、たとえば通常のリクエスト
処理から見た場合に、疑似的に主記憶アクセスか一時停
止した時、またはマシンチエツク処理によってリクエス
ト処理か停止した時と同等の処理、すなわち第２リクエ
スト優先順位制御手段によって各プロセッサからのリク
エスト処理を強制的に競合させることかできる。これに
より、第２リクエスト優先順位制御手段の増加によって
実動作環境下での競合テストを効果的に行うことかでき
る。

また、前記した他のマルチプロセッサシステムの負荷テ
スト方式によれば、新たにバッファ記憶キャンセルリク
エスト発生手段を備えることにより、各プロセッサに対
して非同期にしかも頻度か少ないバッファ記憶キャンセ
ルリクエストを高負荷で与えることかでき、従ってバッ
ファ記憶キャンセルリクエスト発生手段によってバッフ
ァ記憶キャンセルリクエストを受け付けたプロセッサに
、通常処理とバッファ記憶キャンセルリクエストとの競
合を高頻度で発生させることかできる。これにより、前
記と同様に実動作環境下での競合テストを効果的に行う
ことかできる。

さらに、第２リクエスト優先順位制御手段と、バッファ
記憶キャンセルリクエスト発生手段との両手段を備える
場合に゛は、競合状態を加速させて高頻度で発生させる
ことができる。これにより、より一層、効果的な実動作
環境下での競合テストを実現することができる。

［実施例］ 第１図は本発明のマルチプロセッサシステムの負荷テス
ト方式の一実施例であるマルチプロセッサシステムにお
ける記憶制御装置を示す構成図、第２図は本実施例のマ
ルチプロセッサシステムを示す全体構成図、第３図は本
実施例における第２リクエスト優先順位制御手段の出力
波形を示す波形図である。

まず、第２図により本実施例のマルチプロセッサシステ
ム全体の構成を説明する。

本実施例のマルチプロセッサシステムは、たとえば複数
のプロセッサおよび主記憶装置か接続されるマルチプロ
セッサシステムとされ、２台の命令プロセッサ（ＩＰＯ
，ＩＰＩ）１．２．２台の入出カプロセッサ（ＩＯＰＯ
，ｌ０ＰＩ）３，４、主記憶装置（ＭＳ）５か、記憶制
御装置（Ｓ　Ｃ）６に接続されている。そして、これら
の複数台の命令プロセッサ１．２および入出カプロセッ
サ３゜４か記憶制御装置６を共有する構成とされ、本発
明は記憶制御装置６内において各ブロモ・ｙす１〜４か
らのリクエスト処理を制御する部分に適用される。

記憶制御装置６は、第１図に示すように各命令プロセッ
サ１．２より発行されるリクエストおよびアドレス、リ
クエストオーダをキューイングするスタック群６０１，
６０２と、各入出カプロセッサ３．４より発行されるリ
クエストおよびアドレス、リクエストオーダをキューイ
ングするスタック群６０３，６０４と、これらのスタッ
ク群６０１〜６０４より選択されたリクエストの処理優
先順位を決定する優先順位制御回路（第１リクエスト優
先順位制御手段）６０５と、本発明の特徴でアルバッフ
ァ記憶キャンセルリクエストを発生するリクエスト発生
回路（バッファ記憶キャンセルリクエスト発生手段）６
０６、およびリクエスト種とは無関係にリクエスト処理
を制御するリクエスト制御回路（第２リクエスト優先順
位制御手段）６０７とから構成されている。

リクエスト発生回路６０６は、スキャン動作によってア
ドレス、リクエストオーダを設定可能なフリップフロッ
プ６０８と、フリップフロップ６０９を０Ｎ１０ＦＦす
ることによって通常のリクエスト処理か、バッファ記憶
キャンセルリクエスト発生かに切り換わるセレクタ６１
０とから構成されている。

リクエスト制御回路６０７は、リクエスト種とは無関係
にＡＮＤゲート６１１を０Ｎ１０ＦＦする８ビツトの加
算器６１２およびフリップフロップ６１３と、０Ｎ１０
ＦＦすることによって通常のリクエスト処理との切換を
行うフリップフロップ６１４とから構成されている。

次に、本実施例の作用について説明する。

始めに、通常リクエスト処理について、たとえば命令プ
ロセッサｌからリクエストか発行される場合について説
明する。

まず、命令プロセッサ１よりリクエストか発行されると
、記憶制御装置６においてスタック群６０１にリクエス
トかキューイングされる。このリクエストは、ポインタ
管理によってセレクタ６１５て選択され、優先順位制御
回路６０５によりアドレス、リクエストオーダをチエツ
クし、この結果リクエスト停止要因がなければ、ＡＮＤ
ゲート６１１を通って主記憶装置５にアクセス、または
バッファ記憶キャンセル動作が行われる。

また、複数のリクエストか同時に優先順位制御回路６０
５に入力された場合は、１つの命令プロセッサ１．２ま
たは入出カプロセッサ３，４にのみ優先順位が付けられ
て処理される。すなわち、優先順位制御回路６０５にお
いて、複数の入力があるケースの競合が発生したことを
示し、優先順位制御回路６０５およびリクエスト切り出
し後のパイプライン処理において複雑な処理となる。

しかし、命令プロセッサ１，２は内部にバッファ記憶装
置を持っており、記憶制御装置６に対するリクエスト頻
度か少なく、また本川カプロセッサ３．４も命令プロセ
ッサｌ、２の動作に比へると起動回数が少ないために、
一般のプログラムでは記憶制御装置６内の競合動作を発
生させるのか難しい。

一方、論理動作の問題、すなわち論理不良か発生するケ
ースはほぼ１００％競合ケースてあり、論理不良をテス
ト段階で早期に摘出するのもこの競合を如何に発生させ
るかに係わってくる。

そこで、本発明では次に示す方法でこの問題点を解決で
きる。

すなわち、リクエスト制御回路６０７によってリクエス
ト種とは無関係にＡＮＤゲート６１１を０Ｎ１０ＦＦＬ
、また加算器６１２によって８ビツトの加算演算を行う
。これにより、８ビツトのフリップフロップ６１３は１
ビツトずつ加算され、その結果として出力信号６１６は
第３図（ａｔに示す波形となり、ＡＮＤゲート６１１に
は第３図＋ｂ＋に示す波形が入力される。

従って、リクエスト処理か２５６サイクル停止する期間
と実行する期間とか発生し、リクエスト停止中に各プロ
セッサ用リクエストスタックにキューイングされたリク
エストにより、停止状態から実行状態に移る時点て複数
リクエストの競合を発生させることか可能となる。この
場合に、フリップフロップ６１４を０Ｎ１０ＦＦするこ
とにより通常処理に影響かないようになっている。

続いて、リクエスト発生回路６０６によってバッファ記
憶キャンセルリクエストを発生させる場合について説明
する。

バッファ記憶キャンセルリクエストは、一般にある命令
プロセッサ１．２または入出カプロセッサ３，４のスト
ア動作により発生される。このケースも前記と同様の理
由で発生頻度が少ないため、命令プロセッサ１，２の通
常動作と競合する確率が低くなる。

これを解決するために、本発明では次に示す方法でこの
問題点を解決できる。

すなわち、リクエスト発生回路６０６のフリップフロッ
プ６０８のスキャン動作によってアドレス、リクエスト
オーダか設定可能であり、この場合にセレクタ６１０を
フリップフロップ６０９を０Ｎ１０ＦＦすることにより
通常のリクエスト処理か、バッファ記憶キャンセルリク
エストの発生かに切り換えることかできる。

たとえば、入出カプロセッサ４が接続されない状態にお
いて、フリップフロップ６０９によりリクエスト発生回
路６０６側を有効とし、リクエストオーダを命令プロセ
ッサ１，２のバッファ記憶キャンセルオーダとすれば、
高頻度で命令プロセッサ１．２に対してバッファ記憶キ
ャンセル動作か発生可能となり、命令プロセッサ１．２
内での通常動作と高頻度で競合させることが可能となる
。

また、入出カプロセッサ４か接続された状態においては
、フリップフロップ６０９をＯＦＦすることによって入
出カプロセッサ４の動作に影響を与えることかない。

従って、本実施例のマルチプロセッサシステムによれば
、記憶制御装置６内にバッファ記憶キャンセルリクエス
トを発生するリクエスト発生回路６０６と、リクエスト
種とは無関係にリクエスト処理を制御するリクエスト制
御回路６０７とを備えることにより、リクエスト処理の
停止状態から実行状態に移る時点で、リクエスト停止中
にキューイングされた複数リクエストの競合を発生させ
ることがてきる。

また、リクエスト発生回路６０６によって非同期で処理
されるバッファ記憶キャンセルリクエストを強制的に発
生させることかてきるので、通常動作とバッファ記憶キ
ャンセル動作との競合テストか可能となる。

この場合に、リクエスト発生回路６０６のフリップフロ
ップ６０９、およびｊノクエスト制御回路６０７のフリ
ップフロップ６１４によって競合テスト動作と通常動作
との切換か可能である。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したか、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

たとえば、本実施例のマルチプロセッサシステムについ
ては、２台の命令プロセッサ１，２と、２台の入出カプ
ロセッサ３，４とが記憶制御装置６に接続される場合に
ついて説明したか、本発明は前記実施例に限定されるも
のではなく、たとえばより複数台の命令プロセッサおよ
び入出カプロセッサか接続される場合、あるいは命令プ
ロセッサのみ、または入出カプロセッサのみか記憶制御
装置に接続されるマルチプロセッサシステムについても
広く適用可能である。

また、リクエスト発生回路６０６については、特に発生
頻度の少ない非同期なバッファ記憶キャンセルリクエス
トを発生させる場合について説明したか、たとえばリク
エスト発生回路６０６のフリップフロップ６０８に他の
リクエストオーダを設定することによって、さらにバリ
エーションに富んだマルチプロセッサシステムの負荷テ
ストが可能となる。

［発明の効果］ 本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

（１）、各プロセッサからのリクエスト種によりリクエ
スト処理を制御する第１リクエスト優先順位制御手段と
、リクエスト種とは無関係にリクエスト処理を制御する
第２リクエスト優先順位制御手段とを備えることにより
、この第２リクエスト優先順位制陣手段によって各プロ
セッサからのリクエスト処理を強制的に競合させること
ができるので、実動作環境下ての競合テストを効果的に
行うことかできる。

（２）、各プロセッサの動作と独立し、各プロセッサに
対してバッファ記憶キャンセルリクエストを発生するバ
ッファ記憶キャンセルリクエスト発生手段を備えること
により、このバッファ記憶キャンセルリクエスト発生手
段によりバッファ記憶キャンセルリクエストを受け付け
たプロセッサに、通常処理とバッファ記憶キャンセルリ
クエストとの競合を高頻度で発生させることかてきるの
て、前記（１）と同様に実動作環境下での競合テストを
効果的に行うことができる。

（３）、第２リクエスト優先順位制御手段と、バッファ
記憶キャンセルリクエスト発生手段との両手段を備える
ことにより、競合状態を加速させて高頻度で発生させる
ことかできるので、より一層、効果的な実動作環境下で
の競合テストを実現することができる。

（４）、前記（１）〜（３）により、プログラムを変更
および開発することなく、少量のハードウェアの増加の
みによって通常処理の動作のみては発生し難い競合動作
を高頻度で発生させることができるので、効果的な実動
作環境下での競合テストが可能とされるマルチプロセッ
サシステムの負荷テスト方式％式％

【図面の簡単な説明】

第１図は本発明のマルチプロセッサシステムの負荷テス
ト方式の一実施例であるマルチプロセッサシステムにお
ける記憶制御装置を示す構成図、第２図は本実施例のマ
ルチプロセッサシステムを示す全体構成図、 第３図は本実施例における第２リクエスト優先順位制御
手段の出力波形を示す波形図である。 １．２・・・命令プロセッサ、３．４・・・入出カプロ
セッサ、５・・・主記憶装置、６・・・記憶制御装置、
６０１〜６０４・・・スタック群、６０５・・・優先順
位制御回路（第１リクエスト優先順位制御手段）、６０
６・・・リクエスト発生回路（バッファ記憶キャンセル
リクエスト発生手段）、６０７・・・リクエスト副面回
路（第２リクエスト優先順位制御手段）、６０８．６０
９・・・フリップフロップ、６１０・・・セレクタ、６
１１・・・ＡＮＤゲート、６１２・・・加算器、６１３
．６１４・・・フリップフロップ、６１５・・・セレク
タ、６１６・・・出力信号。 代理人　弁理士　　筒　井　大　和 第３図

Claims (1)

1. 【特許請求の範囲】 １、少なくとも複数のプロセッサおよび主記憶装置が接
   続されるマルチプロセッサシステムの負荷テスト方式で
   あって、前記各プロセッサからのリクエスト種によりリ
   クエスト処理を制御する第１リクエスト優先順位制御手
   段と、前記リクエスト種とは無関係にリクエスト処理を
   制御する第２リクエスト優先順位制御手段とを備え、該
   第２リクエスト優先順位制御手段により前記各プロセッ
   サからのリクエストを強制的に競合させることを特徴と
   するマルチプロセッサシステムの負荷テスト方式。 ２、少なくとも複数のプロセッサおよび主記憶装置が接
   続されるマルチプロセッサシステムの負荷テスト方式で
   あって、前記各プロセッサの動作と独立し、該各プロセ
   ッサに対してバッファ記憶キャンセルリクエストを発生
   するバッファ記憶キャンセルリクエスト発生手段を備え
   、該バッファ記憶キャンセルリクエスト発生手段により
   前記バッファ記憶キャンセルリクエストを受け付けたプ
   ロセッサに、通常処理とバッファ記憶キャンセルリクエ
   ストとを強制的に競合させることを特徴とするマルチプ
   ロセッサシステムの負荷テスト方式。 ３、前記第２リクエスト優先順位制御手段と、前記バッ
   ファ記憶キャンセルリクエスト発生手段とを備え、通常
   処理とリクエストまたはバッファ記憶キャンセルリクエ
   ストとを強制的に競合させることを特徴とする請求項１
   または２記載のマルチプロセッサシステムの負荷テスト
   方式。