JPH04170174A - 撮像装置及び撮像方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、撮像素子により２次元の被写体情報を取り入
れ、その被写体情報をディジタル処理する撮像装置及び
撮像方式に関するものである。

［従来の技術］ 近年、画像信号もディジタル化して扱う事が多くなり、
高画質化、多機能化に新たな道を開いてきている。

一般に、画像信号をディジタル化する場合、信号伝送中
の誤り防止用にブロック単位で冗長符号をつけたり、ま
たそれとは逆に、伝送時間や記憶容量節約のためにブロ
ック単位で圧縮したりする事がよ（行なわれている。

圧縮の方法としては、様々なやり方が考案されているが
、近年ＤＣＴ　（高速フーリエ変換の実数部の原理を用
いたもの）が、ハードウェア化が容易であるため主流と
なっている。この圧縮処理以外にも様々な処理がブロッ
ク単位で行なわれている。

ここで、２次元の撮像素子により取り入れた画像情報を
ブロック単位で圧縮する従来の方法について説明する。

第５図は、読み出し線が単線であるインターラインＣＣ
Ｄにより得られた画像情報を、ディジタル化した後に８
×８画素のブロック単位で圧縮する場合の、従来のブロ
ック化処理の方法を示したものである。

インターラインＣＣＤ３０１は、水平方向にｎ個、垂直
方向にｍ行の画素が並んだｍＸｎ画素からなる受光部３
０２と、１行分の画素の信号電荷を水平方向に転送する
水平シフトレジスタ３゜３、及び出力増幅器３０４から
構成されている。

ここで、ｉ行、５列の信号電荷なＱｉｊで表す。

このインターラインＣＣＤ３０１から信号電荷が読み出
される手順について説明すると、まず下から第１行目の
０画素分の信号電荷が水平シフトレジスタ３０３に移さ
れる。その後、各画素の信号電荷は水平シフトレジスタ
３０３により、図中左側に１画素ずつ転送され、出力増
幅器３０４を介して出力される。この水平転送により、
１行分のｎ個の画素がすべて８カされ終ると、次の第２
行目の信号が水平シフトレジスタ３０３に移されて、１
行目と同様に読み出される。

つまり、インターラインＣＣＤ３０１の画素情報は一行
単位で読み出されることになる。従って、８×８画素の
ブロックを作るためには、第５図に示したように、第１
行目から第７行目までの画素情報を、１行分毎にＡ／Ｄ
変換器３０５によりディジタル化した後に、−旦バッフ
ァメモリ３０６に記憶させる必要がある。そして、第８
行目の読み出しの時に、バッファメモリ３０６の中の、
第１列目から第８列目までの画素情報を、圧縮プロセッ
サ３０７に移し、また同時に、水平転送レジスフ３０３
から第８行目の画素情報のうち、第１列目から第８列目
までの画素情報を出力し、Ａ／Ｄ変換器３０５によりデ
ィジタル化した後に、それを圧縮プロセッサ３０７に移
す。

このように、圧縮プロセッサ３０７上に８×８画素のブ
ロックを形成した上でこれらの情報を圧縮する。このよ
うな操作を繰り返すことにより、１画面分の全画像情報
の圧縮が行われる。

［発明が解決しようとしている課題］ しかしながら、上記の従来例においては、撮像素子から
の読み出し線数が単線であったため、例えば８×８画素
のブロック単位で圧縮するには、７行分のバッファメモ
リが必要であった。また、たとえ読み出し線が２〜３線
であったとしても、バッファメモリの必要容量は少なく
なるが、やはりバッファメモリが必要であることには変
わりがない。

また、１行目から７行目までのようにバッファメモリに
蓄えるだけの時と、８行目のようにバッファメモリを通
さずに圧縮プロセッサに直接入力する時とで、画像信号
の読み出し方を変える等、読み出し制御も複雑になると
いう問題点があった。

これらの問題点は、ブロック化の一辺の画素数が８でな
い場合でも同様に生ずるものである。

従って、本発明の撮像装置及び撮像方式は上述の問題点
に鑑みてなされたものであり、その目的とするところは
、バッファメモリ等が不要で読み出し制御も単純な、ブ
ロック単位で画像情報のディジタル信号処理ができる撮
像装置及び撮像方式を提供することにある。

［課題を解決するための手段］ 上述の課題を解決し目的を達成するために、本発明の撮
像装置は、撮像素子により２次元の画像情報を取り入れ
、該画像情報をディジタル化した後にブロック単位で信
号処理を行なう撮像装置において、前記撮像素子は複数
の読み出し線を有する２次元撮像素子であり、且つ前記
読み出し線の線数が前記ブロックの一辺の画素数に等し
いことを特徴としている。

また、本発明の撮像方式は、撮像素子により２次元の画
像情報を取り入れ、該画像情報をディジタル化した後に
ブロック単位で信号処理を行なう撮像方式において、前
記撮像素子は複数の読み出し線を有する２次元撮像素子
であり、且つ前記読み出し線の線数と前記ブロックの一
辺の画素数とを一致させたことを特徴としている。

［作用］ 以上のように、この発明にかかわる撮像装置及び撮像方
式は構成されているので、撮像素子からの読み出し線数
をブロック化処理する際の一辺の画素数に一致させるこ
とにより、各読み出し線に対してブロック化のもう一辺
の画素単位での読み出しを行ない、即ブロック化処理を
行うことができるので、バッファメモリは全く必要なく
なるばかりでなく、バッファメモリに読む時とブロック
処理する時とで読み出し方を変える必要がなくなり、読
み出し制御が単純になる。

［実施例］ 以下、本発明の好適な一実施例について、添付図面の第
１図から第４図を参照して詳細に説明する。

説明をより具体的でわかりやすいものとするため、以下
では、８×８画素のブロックを圧縮する例について説明
する。

第１図は一実施例で使用される撮像素子の画素構成を模
式的に表した図である。一実施例ではインターライン転
送方式の撮像素子を用いて説明するが、フレーム転送方
式の撮像素子を用いる場合についても同様の事が成り立
つ（説明は省略）。

また、ＭＯＳ型やＢＡＳ　Ｉ　Ｓ型等の他のエリアセン
サであっても良い。

図中、１は撮像素子１０１の受光部であり、図示した如
く、水平方向にｎ列、垂直方向にｍ行の画素構成である
。簡単のため、ｍ、ｎとも８の倍数であるものとする。

２　（１）、　２　（２）、・・・、　２　（８）は水
平転送のための水平シフトレジスタであり、その各々の
エレメント数は受光部ｌの水平方向の画素数ｎに等しく
、これらのエレメントには左から順に１゜２、・・・、
ｎと番号がつけられている。

それぞれの水平シフトレジスタの８．１６゜・・・、ｎ
番目のエレメントが受光部１に接続されている。この接
続は第１図にも示しである通り以下のような対応となっ
ている。

水平転送　左より　　左より　　　　左よりレジスタ　
８番目　　１６番目　・・・　ｎ番目２（１）　　　１
列　　　９列　　・・・　ｎ−７列２（２）　　　２列
　　１０列　　−ｎ−６列２（３）　　　３列　　１１
列　　・・・　ｎ−５列２（４）　　　４列　　１２列
　　−ｎ−４列２（５）　　　５列　　１３列　　−ｎ
−３列２（６）　　　６列　　１４列　　・・・　ｎ−
２列２（７）　　　７列　　１５列　　−ｎ−１列２（
８）　　　８列　　１６列　・・・・　　　ｎ列また、
水平シフトレジスタ２　（１）、　２　（２）、・・・
、　２　（８）の左端から１番目のエレメントは、それ
ぞれ出力増幅器３　（１）、　３　（２）　。

・・・、　３　（８）の入力に接続されている。

出力増幅器３　（１）、　３　（２）　、・・・、　３
　（８）の出力端子４　（１）、　４　（２）　、・・
・、　４　（８）が撮像素子１０１の最終出力として次
段に接続されている。

また、前述したようにｍおよびｎは８の倍数であり、 ｍ　＝　８　ｍ　’　　　（１） ｎ＝８ｎ’　　　（２） である。ただし、ｍ’　、ｎ’は整数とする。

また、撮像素子１０１のｉ行、１列の画素を（ｌ、　ｊ
）であられし、その蓄積電荷（画素情報）をＱｉＪとあ
られす事にする。

第２図は、一実施例の撮像装置の構成を示したブロック
図である。図中、１０１は第１図にその画素構成を示し
た撮像素子であり、出力端子１〜８は第１図の出力端子
４（１）〜４（８）に対応している。１０２は撮像素子
１０１を駆動するためのドライバである。

撮像素子１０１の出力１〜８はそれぞれサンプルホール
ド回路１０奮（１）〜１０３（８）の入力に接続され、
各サンプルホールド回路の出力はそれぞれマルチプレク
サ１０４の８ケの入力端子に接続されている。マルチプ
レクサ１０４の出力はＡ／Ｄ変換器１０５の入力に接続
され、Ａ／Ｄ変換器１０５の出力は圧縮プロセッサ１０
６に入力されている。圧縮プロセッサ１０６の出力端子
１０７からは撮像装置の最終出力が出力され、出力端子
１０７はメモリや伝送回線に接続されている。

１０８は搬像装置全体を制御するコントローラであり、
汎用のマイクロプロセッサ等公知の回路を用いて容易に
構成できるため、詳細な説明は省略する。

また、圧縮プロセッサ１０６については、各社よりワン
チップＩＣの形での供給が始まっており、公知の方法で
あるため、詳細な説明は省略する。

以上が一実施例の撮像装置の構成であり、以下に第３図
のフローチャートも参照しながらその動作について説明
する。

全体の流れとしては、まず、垂直方向の転送を８行単位
で行い、８行分の８ｎ個の画素情報を水平シフトレジス
タ２　（１）、　２　（２）　、・・・、２（８）に移
す。そして、それらの画素情報を水平方向に各８ケずつ
ｎ゛個のブロックに分けて、そのブロック単位で圧縮処
理を行う。この操作を繰り返すことにより、一画面全体
の画素情報の圧縮処理がなされる。

以下、フローチャートの流れを順番に説明する。

垂直方向の８行単位の転送は、ｍ　’　　（ｍ　／　８
　）回行われるので、まずこれを管理するための変数ｉ
ｆを１に設定する（ステップ２０１）。

次に、１行づつの垂直転送を処理する変数１２を１に設
定する（ステップ２０２）。

次に、コントローラ１０８がドライバ１０２を制御して
下から第１行目の信号電荷（画素情報）を垂直転送して
、水平シフトレジスタ２（１）〜２（８）の左から８１
番目（１＝１．２．・・・。

ｎ’）のエレメントに移す（ステップ２０３）。

次に、１行単位の垂直転送を管理する変数１２が８であ
るか否か、つまり、最初の下から８行分の画素の信号電
荷を、すべて、水平シフトレジスタ２（１）〜２（８）
に移し終ったか否かを判定する（ステップ２０４）。

もしも、１２≠８ならば（ステップ２０４ＮＯ）、コン
トローラ１０８がドライバ１０２を制御して水平転送を
行わせ、今まで水平シフトレジスタ２（１）〜２（８）
の左から８１番目（１＝１．２．・・・、ｎ゛）のエレ
メント上にあった信号電荷は、隣の（８１−１）番目の
エレメントに移される（ステップ２０５）。これにより
、水平シフトレジスタ２（１）〜２（８）の左から８１
番目のエレメントが空となり、第２行目の信号電荷を受
は入れる態勢ができる。

この後、垂直転送を管理する変数１２を１インクリメン
トして、ｉ２　＝ｉ２　＋１としくステップ２０６）、
ステップ２０３に戻って、第２行目の画素の信号電荷を
水平シフトレジスタ２（１）〜２（８）の８１番目（１
〜１　＋　２＋　””＋　ｎ’　）のエレメントに転送
する。このループを１２＝８（ステップ２０４Ｙｅｓ）
となるまで繰り返すことにより、下から８行分の画素の
信号電荷がすべて水平シフトレジスタ２（１）〜２（８
）に移される。そして、この操作が完了した段階での水
平シフトレジスタ上の信号電荷の配置は、第４図のよう
になっている。

次に、水平方向のブロック数を管理する変数ｊ１を１に
設定する（ステップ２ｏ７）。

次に、１列分の水平転送を管理する変数ｊ２を１に設定
する（ステップ２０８）。

次に、８個のサンプルホールド回路１０３（１）〜１０
３（８）により、各水平シフトレジスタの左から１番目
のエレメントの電荷レベルがサンプルホールドされる。

そして、これらの８個の信号電荷のうちマルチプレクサ
１０４がどれを選んで出力するかを管理する変数ｋが１
に設定される（ステップ２０９）。

次に、マルチプレクサ１０４のに番目の入力信号がＡ／
Ｄ変換器１０５にａカされる（ステップ２１Ｏ）。その
後、Ａ／Ｄ変換器１０５によりマルチプレクサ１０４の
出力をディジタル信号に変換しくステップ２１１）、そ
の結果を圧縮プロセッサ１０６に入力する（ステップ２
１２）。

そして、変数ｋをに＋１にインクリメントする（ステッ
プ２１３）。

その後、インクリメントした結果、ｋが９に等しいか否
かを判定する（ステップ２１４）。

もしもに≠９ならば（ステップ２１４ＮＯ）、マルチプ
レクサ１０４の８回分全ての切り換えが終了していない
ので、ステップ２１０にもどり、マルチプレクサ１０４
を次のものに切り換えて、ステップ２１４までの操作を
再び行なう。

ステップ２１４でに＝９であった場合（ステップ２１４
Ｙｅｓ）には、水平シフトレジスタ２（１）、２　（２
）・・・、　２　（８）の左端の全てのエレメントの信
号電荷が、サンプルホールド回路１０３　（１）、１０
３　（２）、・・・、１０３　（８）でサンプルホール
ドされディジタル化された後に圧縮プロセッサに読み込
まれたことになる。

そこで、次に１列分の水平転送を管理する変数ｊ２が８
であるか否かを判定する（ステップ２１５）。

今のところｊ２＝１であるので、ｊ２≠８である（ステ
ップ２１５Ｎｏ）。

そこで、コントローラ１０８はドライバ１０２を制御し
て水平レジスタ２　（１）、　２　（２）。

・・・、　２　（８）上の信号電荷を水平方向に１列分
転送する（ステップ２１６）。

その上で１列分の水平転送を管理する変数ｊ２をｊ２＋
１にインクリメントする（ステップ２１７）。

その上で、ステップ２０９にもどり、ステップ２１５ま
での操作を再度行なう。

これを繰り返していくうちに、ｊ２＝８になる（ステッ
プ２１５Ｙｅｓ）。

これは、水平シフトレジスタ２（１）〜２（８）上の信
号電荷が、水平方向にも８回転送され、その結果、８行
８列分の画素の信号電荷が撮像素子１０１の外部に出力
されたことを意味する。従って、圧縮の単位である８×
８画素のブロックが圧縮プロセッサ１０５に読み込まれ
たことになる。そして、次に圧縮プロセッサ１０５がこ
の１ブロック分のデータを圧縮して出力端子１０７に出
力する（ステップ２１８）。

次に、水平方向に何ブロック転送されたかを管理する変
数ｊ１７５５ｎ’　　（ｎ／８）になっているか否かを
判定する（ステップ２１９）。

今の場合まだｊ１＝１なので、ｊ１≠ｎ°である（ステ
ップ２１９Ｎｏ）。従って、ｊｌをｊｌ＋１にインクリ
メントして（ステップ２２０）、ステップ２０８に戻り
、ステップ２０８からステップ２１９を繰り返し実行す
る。すると、そのたびにｊｌは１づつ値が増加していき
、（ｎ゛−１）回繰り返した後、ステップ２１９でｊｌ
＝ｎ°になる（ステップ２１９ＹｅＳ）。

この段階では、水平シフトレジスタ２（１）。

２　（２）　、・・・、　２　（８）に受光部１から読
み出されてきた画素情報は全てブロック化され、圧縮さ
れた後に出力されてしまっている。

そこで、垂直方向の８行分の転送の回数を管理する変数
１１がｍｏになっているか否か判定する（ステップ２２
１）。

今の場合、まだｉｌ　〜１のままである（ステップ２２
１Ｎｏ）、従って、ｉｌを１１＋１にインクリメントし
て（ステップ２２２）、ステップ２０２に戻り、ステッ
プ２０２〜ステツプ２２１を繰り返し実行する。すると
、そのたびに１１は１ずつ値が増加していき、（ｍ’−
１）回繰り返した後、ステップ２１７でｉｌ＝ｍ’にな
る（ステップ２２１Ｙｅｓ）。

この段階では、撮像素子ｌの全ての画素の画素情報が８
×８画素のブロック単位で圧縮され、出力されてしまっ
ている。従って、一連の読み出し行為を終了する。

以上説明したように、一実施例によれば、ブロック化の
一辺の画素数と等しい数の読み出し線を用いて、撮像素
子からブロック単位の画素情報の読み出しを行ない、即
ブロック単位での信号処理が実行できるので、バッファ
メモリが不要になる。

また、従来例の如く、ブロック処理を行なう行の読み出
しと、行なわない行の読み出しで読み出し方を変える様
な制御が不要となるため、読み出しの制御が単純になる
。

なお、本発明はその主旨を逸脱しない範囲で、上記実施
例を修正もしくは変形したものに適用可能である。

例えば、一実施例においては話を具体的にするために、
８×８サイズのブロックで圧縮を行なう例について述べ
たが、ブロックサイズが異なっても、また信号処理が圧
縮処理でなくとも、同様の効果が得られる。

［発明の効果］ 以上述べたように、本発明にかかわる撮像装置及び撮像
方式においては、撮像素子からの読み出し線数をブロッ
ク化処理する際の一辺の画素数に一致させているので、
各読み出し線に対してブロック化のもう一辺の画素単位
での読み出しを行ない、即ブロック化処理を行うことが
可能となり、バッファメモリは全く必要な（なるばかり
でなく、バッファメモリに読む時とブロック処理する時
とで読み出し方を変える必要がなくなり、読み出し制御
が単純になるという効果がある。

【図面の簡単な説明】

第１図は一実施例で使用される撮像素子の画素構成を模
式的に表した図、 第２図は一実施例の撮像装置の構成を示したブ０ツク図
、 第３図は撮像装置の動作を説明するフローチャート、 第４図は水平シフトレジスタ上の信号電荷の配置を示し
た図、 第５図は従来のブロック化処理の方法を示した図である
。 図中、１・・・受光部、２（１）〜２（８）・・・水平
シフトレジスタ、３（１）〜３（８）・・・出力増幅器
、４（１）〜４（８）・・・出力端子、ｌＯｌ・・・撮
像素子、１０２・・・ドライバ、１０３　（１）〜１０
３（８）・・・サンプルホールド回路、１０４・・・マ
ルチプレクサ、１０５・・・Ａ／Ｄ変換器、１０６・・
・圧縮プロセッサ、１０７・・・出力端子、３０１・・
・インターラインＣＣＤ、３０２・・・受光部、３０３
・・・水平シフトレジスタ、３０４・・・出力増幅器、
３０５・・・Ａ／Ｄ変換器、３０６・・・バッファメモ
リ、３゜７・・・圧縮プロセッサである。 １Ｑｌ、Ｉ　　　　　　　Ｑｌ、２ ２　　　　　　　Ｑ２．Ｉ　　　　　　　Ｑ２，２３　
　　　　　Ｑ３．Ｉ　　　　　　Ｑ３，２ｅ＞　　　　
　　Ｑ８．Ｉ　　　　　　Ｑ８，２９　　　　　　０１
．９　　　　　　Ｑｌ、＋０１０　　　　　０２．９　
　　　　　Ｑ２．＋。 １１　　　　　　　Ｑ３．９　　　　　　Ｑ３）１０２
（３）　　−−−−−一−−２（８）Ｑ［Ｓ、３　−−
−−−−−−　　　Ｑθ、８Ｑ＋、＋＋　　−−−一−
−−−（ｈ、＋６Ｑ２．Ｎ　　−−−−−一−−Ｑ２．
＋６Ｑ３，１１　−−−−−−−−　　Ｑ３．＋６　　
　　３１＝２１６　　　　　０８．９　　　　　０Ｂ、
Ｔ。 ｎ−７０１，ｎ−７０＋＋ｎ−６ ｎ−６０２ｒｎ−７０２＋ｎ−６ ｎ−Ｉ　　　　　　　Ｑ７．１−１−７　　　　０７．
１−１−６ｎ　　　　　　　Ｑａ、ｎ−７Ｑａ、ｎ−６
第

Claims (2)

【特許請求の範囲】
1. （１）撮像素子により２次元の画像情報を取り入れ、該
   画像情報をディジタル化した後にブロック単位で信号処
   理を行なう撮像装置において、前記撮像素子は複数の読
   み出し線を有する２次元撮像素子であり、且つ前記読み
   出し線の線数が前記ブロックの一辺の画素数に等しいこ
   とを特徴とする撮像装置。
2. （２）撮像素子により２次元の画像情報を取り入れ、該
   画像情報をディジタル化した後にブロック単位で信号処
   理を行なう撮像方式において、前記撮像素子は複数の読
   み出し線を有する２次元撮像素子であり、且つ前記読み
   出し線の線数と前記ブロックの一辺の画素数とを一致さ
   せたことを特徴とする撮像方式。