JPH04162721A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04162721A JPH04162721A JP28896990A JP28896990A JPH04162721A JP H04162721 A JPH04162721 A JP H04162721A JP 28896990 A JP28896990 A JP 28896990A JP 28896990 A JP28896990 A JP 28896990A JP H04162721 A JPH04162721 A JP H04162721A
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- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にナローギャ
ップ方式のドライエツチング方法を使用する半導体装置
の製造方法に関する。
ップ方式のドライエツチング方法を使用する半導体装置
の製造方法に関する。
従来例えば半導体素子を形成したＳｉ基板上の層間絶縁
膜にフォトレジスタ膜によりマスクを形成しフンタクト
ホールを形成する為のドライエツチングの一方法として
、ＣＴＩ Ｈ２Ｃ＋＋＋１） −＋ａ Ｆ ｍ ＋ （
ｎば１≦ｎ≦３なる整数２ｍは１≦ｍ≦２（ｎ＋１）な
る整数）等のガス及びその混合系と不活性ガス（Ａｒ、
Ｈｅなど）との混合系からなるガス系を平行平板電極型
反応室に導入し、電極間隔を５〜２０ｍｍ、 １００Ｋ
Ｈｚ 〜２０ＭＨｚの高周波電力を上部電極又は下部電
掻或いは双方に印加することによる所謂ナローギャップ
方式のドライエツチング方法が用いられている。このよ
うなドライエツチング方法では通常反応面ではエツチン
グ反応と１反応種自身より形成されうるポリマーの生成
反応即ちデポジション反応とが競合的に進行１−１°゛
６・ 定従来は反応種量に対す
るエッチレートの安！性を向上するため必要量に対し過
剰な反応性カスを反応系内に導入することが一般的に行
われており、例えばＣＦ４を６０ｓｃｃｍ、 ＣＨＦ３
を６０ｓｃｃｍ。
膜にフォトレジスタ膜によりマスクを形成しフンタクト
ホールを形成する為のドライエツチングの一方法として
、ＣＴＩ Ｈ２Ｃ＋＋＋１） −＋ａ Ｆ ｍ ＋ （
ｎば１≦ｎ≦３なる整数２ｍは１≦ｍ≦２（ｎ＋１）な
る整数）等のガス及びその混合系と不活性ガス（Ａｒ、
Ｈｅなど）との混合系からなるガス系を平行平板電極型
反応室に導入し、電極間隔を５〜２０ｍｍ、 １００Ｋ
Ｈｚ 〜２０ＭＨｚの高周波電力を上部電極又は下部電
掻或いは双方に印加することによる所謂ナローギャップ
方式のドライエツチング方法が用いられている。このよ
うなドライエツチング方法では通常反応面ではエツチン
グ反応と１反応種自身より形成されうるポリマーの生成
反応即ちデポジション反応とが競合的に進行１−１°゛
６・ 定従来は反応種量に対す
るエッチレートの安！性を向上するため必要量に対し過
剰な反応性カスを反応系内に導入することが一般的に行
われており、例えばＣＦ４を６０ｓｃｃｍ、 ＣＨＦ３
を６０ｓｃｃｍ。
Ａｒを８００ｓｃｃｍ流すというようなエツチングの例
があり、この場合等はエツチングガスは総流量の１３％
となり１０％を越えている。
があり、この場合等はエツチングガスは総流量の１３％
となり１０％を越えている。
このように従来のナローギャップ方式のドライエツチン
グ方法では元来必要とされる反応種の量に対し過剰な反
応種を導入する為、反応に際し余剰分となる反応種が存
在し、一部分は排気されるが、第４図に示すように、一
部の反応種はエツチング時にパターン側壁部ヘボリマー
４が付着し、半導体装置自身の特性劣化を引きおこす。
グ方法では元来必要とされる反応種の量に対し過剰な反
応種を導入する為、反応に際し余剰分となる反応種が存
在し、一部分は排気されるが、第４図に示すように、一
部の反応種はエツチング時にパターン側壁部ヘボリマー
４が付着し、半導体装置自身の特性劣化を引きおこす。
更に一部の反応種は反応室内へ滞留し、反応室各部ヘデ
ポジションを起こし、装置内発塵となり、ウェハー付着
塵の増加をひき起こしたり、連続処理において再度プラ
ズマにより活性化し反応種として反応系に作用しエツチ
ングレートの変動をひきおこす。
ポジションを起こし、装置内発塵となり、ウェハー付着
塵の増加をひき起こしたり、連続処理において再度プラ
ズマにより活性化し反応種として反応系に作用しエツチ
ングレートの変動をひきおこす。
本発明は、単結晶Ｓｉ基板上に酸化シリコン膜を形成し
たのち前記酸化シリコン膜にナローギャップ方式のドラ
イエツチング方法で開口を設ける工程を有する半導体装
置の製造方法において、前記ナローギャップ方式のドラ
イエツチング方法は、分子式〇 ｎ Ｈ２（ｎｉｌ）−
ｍＦｍ ＋ （ｎは１≦ｎ≦３なる整数、ｍは０≦ｎ≦
２ （ｎ＋１）なる整数）。
たのち前記酸化シリコン膜にナローギャップ方式のドラ
イエツチング方法で開口を設ける工程を有する半導体装
置の製造方法において、前記ナローギャップ方式のドラ
イエツチング方法は、分子式〇 ｎ Ｈ２（ｎｉｌ）−
ｍＦｍ ＋ （ｎは１≦ｎ≦３なる整数、ｍは０≦ｎ≦
２ （ｎ＋１）なる整数）。
で表わされる少なくても１種類の気体を含むエツチング
ガスを３％以上、１０％以下に不活性な気体で希釈して
平行平板電極型反応室に導入してエツチングを行なうと
いうものである。
ガスを３％以上、１０％以下に不活性な気体で希釈して
平行平板電極型反応室に導入してエツチングを行なうと
いうものである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例として単結晶Ｓｉ基板（以下
単にＳｉ基板と記す）１上に層間絶縁膜を形成し、コン
タクトホールを開孔した場合の半導体チップの断面図で
ある。
単にＳｉ基板と記す）１上に層間絶縁膜を形成し、コン
タクトホールを開孔した場合の半導体チップの断面図で
ある。
半導体素子を形成したＳｉ基板１上に層間絶縁膜として
化学的気相成長法により酸化シリコン膜ト ２を形成しフォトレジスメ膜３によるマスクが形成され
た半導体チップに対しＣｚＦｓ５ｓｃｃｍ、ＣＨＦ３１
０ｓｃｃｍ、 Ａ ｒ ５００ ｓｃｃｍからなるガス
系を１０−の電極間隔の平行平板電極よりなる反応室内
にすることにより酸化シリコン膜２の開孔部側壁にポリ
マーの付着のないフンタクトホールな開孔し得る。
化学的気相成長法により酸化シリコン膜ト ２を形成しフォトレジスメ膜３によるマスクが形成され
た半導体チップに対しＣｚＦｓ５ｓｃｃｍ、ＣＨＦ３１
０ｓｃｃｍ、 Ａ ｒ ５００ ｓｃｃｍからなるガス
系を１０−の電極間隔の平行平板電極よりなる反応室内
にすることにより酸化シリコン膜２の開孔部側壁にポリ
マーの付着のないフンタクトホールな開孔し得る。
第２図は酸化シリコン膜のエッチレート指数及び酸化シ
リコン膜とＳｉ基板のエッチレートの選択比指数を反応
ガス流量／総ガス流量に対して示す特性図であり、反応
ガスとしては０２ Ｆ ｇとＣＨＦ、を１：２で混合し
たもの、希釈ガスとしてはＡｒを使用し、平行平板電極
の間隔は１０ｍｍ、７ノードへ１３．５６ＭＥ（ｚの高
周波電力を５００Ｗ印加した場合を示している。なお、
反応室圧力は５０ｍＴｏｒｒである。上述の一実施例は
第２図のａ領域に該当している。エツチングレートは従
来例の６０％程度であるが、選択比は約３．５倍に向上
している。
リコン膜とＳｉ基板のエッチレートの選択比指数を反応
ガス流量／総ガス流量に対して示す特性図であり、反応
ガスとしては０２ Ｆ ｇとＣＨＦ、を１：２で混合し
たもの、希釈ガスとしてはＡｒを使用し、平行平板電極
の間隔は１０ｍｍ、７ノードへ１３．５６ＭＥ（ｚの高
周波電力を５００Ｗ印加した場合を示している。なお、
反応室圧力は５０ｍＴｏｒｒである。上述の一実施例は
第２図のａ領域に該当している。エツチングレートは従
来例の６０％程度であるが、選択比は約３．５倍に向上
している。
第３図は一実施例における酸化シリコン膜のエツチング
レート指数及びウェハー付着塵量指数と処理回数との関
係を示す特性図であり、エツチングレート指数の低下及
び付着塵量指数の増加の双方とも従来例の約５０％に改
善されている。
レート指数及びウェハー付着塵量指数と処理回数との関
係を示す特性図であり、エツチングレート指数の低下及
び付着塵量指数の増加の双方とも従来例の約５０％に改
善されている。
なお、本発明をＬＤＤ型ＭＯ８）ランジスタ形成時にゲ
ート電極に設けるサイドウオール（酸化シリーン）を形
成するためのエッチバックに適用すると選択比がよいの
でＳｉ基板に与えるダメージを低減することができ、歩
留り向上がもたらされる。
ート電極に設けるサイドウオール（酸化シリーン）を形
成するためのエッチバックに適用すると選択比がよいの
でＳｉ基板に与えるダメージを低減することができ、歩
留り向上がもたらされる。
本発明において、反応ガスを３％未満に希釈するとエツ
チングレートの低下が大きく実用的でない。従来例の１
３％では選択比指数が２より小さく、１０％では２より
大きくなり、従来例との差異は明確である。
チングレートの低下が大きく実用的でない。従来例の１
３％では選択比指数が２より小さく、１０％では２より
大きくなり、従来例との差異は明確である。
反応ガスの種数としてはＣ６Ｈ２（ｎ＋１）−ｍＩ”＋
テ表わされる単一の気体又は２種類以上の気体の混合
系を、Ａｒ、Ｈｅ又はＮ２などの不活性な気体のうちの
単一の気体又は２種類以上の気体の混合系を使用しうる
。平行平板電極の間隔は５〜２０薗、周波数１００ＫＨ
ｚ〜２０ＭＨｚの高周波を上部電極又は下部電極のいず
れか一方もしくは双方に印加しても同様の効果をあげる
ことができる。
テ表わされる単一の気体又は２種類以上の気体の混合
系を、Ａｒ、Ｈｅ又はＮ２などの不活性な気体のうちの
単一の気体又は２種類以上の気体の混合系を使用しうる
。平行平板電極の間隔は５〜２０薗、周波数１００ＫＨ
ｚ〜２０ＭＨｚの高周波を上部電極又は下部電極のいず
れか一方もしくは双方に印加しても同様の効果をあげる
ことができる。
以上説明したように本発明は反応にあずかる反応種（Ｃ
，１Ｈ２（、＋１）−Ｆ −）を希釈ｔ、−ｃの反応ｒ
導入してドライエツチングを行うことにより、反応系内
での余分なポリマー生成を減少せしめるため、半導体装
置製造工程における汚染の低減、ドライエツチング反応
の安定性の向上、ウェハー付着塵量の低減等の効果があ
る。また、条件によっては絶縁膜と下地基板との選択比
の向上も期待できる。
，１Ｈ２（、＋１）−Ｆ −）を希釈ｔ、−ｃの反応ｒ
導入してドライエツチングを行うことにより、反応系内
での余分なポリマー生成を減少せしめるため、半導体装
置製造工程における汚染の低減、ドライエツチング反応
の安定性の向上、ウェハー付着塵量の低減等の効果があ
る。また、条件によっては絶縁膜と下地基板との選択比
の向上も期待できる。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図、第２図は反応ガス流量／総ガス流量と酸化
シリコン膜のエツチングレート及び、酸化シリコン膜と
Ｓｉ基板のエツチングレートの選択比との関係を示す特
性図、第３図は本発明の詳細な説明する為に従来例と比
較した酸化シリコン膜エツチングレートとウェハー付着
塵との処理回数に対する変化を示す特性図、第４図は従
来例による半導体チップの断面図である。 １・・・・・・８１基板、２・・・・・・酸化シリコン
膜、３・・・・・・フォトレジスト膜、４・・・・・・
ポリマー。 代理人 弁理士 内 原 音 月１図 友人ガス５七量／輛τス淡量（％） 月２図 謂３図 第４図
プの断面図、第２図は反応ガス流量／総ガス流量と酸化
シリコン膜のエツチングレート及び、酸化シリコン膜と
Ｓｉ基板のエツチングレートの選択比との関係を示す特
性図、第３図は本発明の詳細な説明する為に従来例と比
較した酸化シリコン膜エツチングレートとウェハー付着
塵との処理回数に対する変化を示す特性図、第４図は従
来例による半導体チップの断面図である。 １・・・・・・８１基板、２・・・・・・酸化シリコン
膜、３・・・・・・フォトレジスト膜、４・・・・・・
ポリマー。 代理人 弁理士 内 原 音 月１図 友人ガス５七量／輛τス淡量（％） 月２図 謂３図 第４図
Claims (1)
- 【特許請求の範囲】 １、単結晶Ｓｉ基板上に酸化シリコン膜を形成したのち
前記酸化シリコン膜にナローギャップ方式のドライエッ
チング方法で開口を設ける工程を有する半導体装置の製
造方法において、前記ナローギャップ方式のドライエッ
チング方法は、分子式Ｃ＿ｎＨ＿２＿（＿ａ＿＋＿１＿
）＿−＿ｍＦ＿ｍ（ｎは１≦ｎ≦３なる整数、ｍは０≦
ｍ≦２（ｎ＋１）なる整数）、で表わされる少なくとも
１種類の気体を含むエッチングガスを３％以上、１０％
以下に不活性な気体で希釈して平行平板電極型反応室に
導入してエッチングを行なうことを特徴とする半導体装
置の製造方法。 ２、不活性な気体はＡｒ、Ｈｅ又はＮ＿２のうちの少な
くとも一つである請求項１記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288969A JP2643584B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288969A JP2643584B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162721A true JPH04162721A (ja) | 1992-06-08 |
| JP2643584B2 JP2643584B2 (ja) | 1997-08-20 |
Family
ID=17737146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288969A Expired - Fee Related JP2643584B2 (ja) | 1990-10-26 | 1990-10-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643584B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01238121A (ja) * | 1988-03-18 | 1989-09-22 | Hitachi Ltd | 半導体装置の製造方法 |
-
1990
- 1990-10-26 JP JP2288969A patent/JP2643584B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01238121A (ja) * | 1988-03-18 | 1989-09-22 | Hitachi Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2643584B2 (ja) | 1997-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |