JPH04160658A - Bus tracer control circuit - Google Patents
Bus tracer control circuitInfo
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- JPH04160658A JPH04160658A JP2288873A JP28887390A JPH04160658A JP H04160658 A JPH04160658 A JP H04160658A JP 2288873 A JP2288873 A JP 2288873A JP 28887390 A JP28887390 A JP 28887390A JP H04160658 A JPH04160658 A JP H04160658A
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- tracer
- circuit
- memory group
- memory
- trace
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバストレーサ制御回路、特に、トレース停止条
件が成立し、トレース動作を停止した後も、最新の転送
データをブロック分割されたトレーサメモリ群へ継続し
てトレース動作を出来る□ようにしたバストレーサ制御
回路に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a bus tracer control circuit, and in particular, even after a trace stop condition is satisfied and the trace operation is stopped, the latest transfer data is transferred to a tracer memory divided into blocks. This invention relates to a bus tracer control circuit that can perform trace operations continuously to groups.
従来、この種のバストレーサ制御回路は、トレース停止
条件が成立した場合、トレース停止条件が成立した時点
でトレース動作を停止させていた。Conventionally, this type of bus tracer control circuit has stopped the trace operation when the trace stop condition is satisfied.
上述した従来のバストレーサ制御回路は、トレース停止
条件が成立した時点でトレース動作を停止させてしまう
制御回路となっているので、最新の転送データをトレー
スすることが出来ない、またトレース停止条件が複数回
発生した場合、最初のトレース停止条件が発生した時の
転送データのみしかトレースされないため、何回トレー
ス停止条件が成立したかを判定出来ないという欠点があ
る。The conventional bus tracer control circuit described above is a control circuit that stops the trace operation when the trace stop condition is met, so it is not possible to trace the latest transfer data, or when the trace stop condition is met. If this occurs multiple times, only the transferred data when the first trace stop condition occurs is traced, so there is a drawback that it is not possible to determine how many times the trace stop condition has been met.
本発明のバストレーサ制御回路は、主局と複数の従局と
の間を接続するためのインタフェースバスと、インタフ
ェースバスを介して主局と複数の従局間で送受信される
転送データなトレ′−スするためのトレーサメモリ群と
、トレーサメモリ群へアドレス情報を供給するためのト
レーサアドレス生成回路と、トレーサメモリ群へメモリ
制御情報を供給するためのトレーサメモリ制御情報生成
回路と、あらかじめ中央処理装置を含む主局の指示によ
りトレーサ停止条件を設定することにより、トレーサ停
止条件が成立しているかを監視し、トレーサ停止条件が
成立した時、トレーサ停止信号を発生するトレーサ停止
監視回路と、トレーサ停止監視回路によりトレーサ停止
信号が発生された時、トレーサアドレス生成回路のアド
レス情報により一番古い転送データのトレース情報がト
レーサメモリ群のどの領域に格納されているかを判定す
るためのトレーサアドレス判定回路と、トレーサアドレ
ス判定回路により判定された判定情報をもとに、トレー
サ停止後もトレース動作を継続させるため、トレーサメ
モリ群の内、使用出来る領域をブロック分割するための
トレーサメモリ分割回路と、トレース動作をトレーサメ
モリ群の全領域を使用するか、または、トレーサアドレ
ス判定回路及びトレーサメモリ分割回路によって抽出さ
れたブロック分割された領域を使用するかを切り換える
ためのトレース動作切り換え回路とを有している。The bus tracer control circuit of the present invention includes an interface bus for connecting a master station and a plurality of slave stations, and a tracer for transfer data sent and received between the master station and a plurality of slave stations via the interface bus. A tracer memory group to supply address information to the tracer memory group, a tracer address generation circuit to supply address information to the tracer memory group, a tracer memory control information generation circuit to supply memory control information to the tracer memory group, and a central processing unit in advance. A tracer stop monitoring circuit that monitors whether the tracer stop condition is met by setting the tracer stop condition according to instructions from the main station, and generates a tracer stop signal when the tracer stop condition is met; a tracer address determination circuit for determining in which area of the tracer memory group the trace information of the oldest transferred data is stored based on the address information of the tracer address generation circuit when the tracer stop signal is generated by the circuit; Based on the determination information determined by the tracer address determination circuit, in order to continue the trace operation even after the tracer is stopped, a tracer memory division circuit is used to divide the available area of the tracer memory group into blocks, and the trace operation is It has a trace operation switching circuit for switching between using the entire area of the tracer memory group or using an area divided into blocks extracted by the tracer address determination circuit and the tracer memory division circuit.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
主局１．トレーサメモリ群２．トレーサメモリ制御情報
生成回路３．トレーサアドレス生成回路４、トレーサ停
止監視回路５．トレース動作切り換え回路６．トレーサ
アドレス判定回路７．トレーサメモリ分割回路８．従局
（１） ９−１ 、従局（２）９−２．・・・、従局（
ｎ） ９− ｎ 、インタフェースバス１０により構成
されている。Main station 1. Tracer memory group 2. Tracer memory control information generation circuit 3. Tracer address generation circuit 4, tracer stop monitoring circuit 5. Trace operation switching circuit 6. Tracer address determination circuit 7. Tracer memory division circuit 8. Slave station (1) 9-1, slave station (2) 9-2. ..., follower (
n) 9-n, and an interface bus 10.
次に第１図に示すバストレーサ制御回路の動作について
説明する。Next, the operation of the bus tracer control circuit shown in FIG. 1 will be explained.
主局１と複数の従局９−１．９−２．・・・、９−ｎは
インタフェースバス１０を介して転送データの送受信を
行なう。Master station 1 and multiple slave stations 9-1.9-2. . . , 9-n transmit and receive transfer data via the interface bus 10.
トレーサ停止監視回路５は、あらかじめ中央処理装置を
含む主局１から与えられたトレーサ停止条件が成立する
ようなインタフェースバス状態が発生するかを監視する
。The tracer stop monitoring circuit 5 monitors whether an interface bus state occurs in which a tracer stop condition given in advance by the main station 1 including the central processing unit is met.
もし、トレーサ停止監視回路７がトレーサ停止条件の成
立を検出した場合、トレーサアドレス判定回路７及びト
レーサメモリ分割回路８にトレース停止信号を送出する
。If the tracer stop monitoring circuit 7 detects that the tracer stop condition is met, it sends a trace stop signal to the tracer address determination circuit 7 and the tracer memory division circuit 8.
トレース停止信号を受けたトレーサアドレス判定回路７
は、トレーサアドレス生成回路４より最新のトレーサア
ドレス情報を受け、一番古い転送データのトレース情報
がトレーサメモリ群２のど６一
の領域にあるかをトレーサアドレス情報から判定し、判
定したアドレス情報をトレーサメモリ分割回路８に供給
する。Tracer address determination circuit 7 that receives the trace stop signal
receives the latest tracer address information from the tracer address generation circuit 4, determines from the tracer address information in which area of the tracer memory group 2 the trace information of the oldest transferred data is located, and uses the determined address information. It is supplied to the tracer memory division circuit 8.
また、トレース停止信号及びトレーサアドレス判定回路
７によって判定されたアドレス情報をもとに、トレーサ
メモリ分割回路８はトレーサ停止後の使用出来るトレー
サメモリ群２の領域を選択し、選択情報をトレース動作
切り換え回路６に供給する。Further, based on the trace stop signal and the address information determined by the tracer address determination circuit 7, the tracer memory division circuit 8 selects an area of the tracer memory group 2 that can be used after the tracer is stopped, and uses the selected information to switch the trace operation. Supplied to circuit 6.
トレース動作切り換え回路６は選択情報によってトレー
ス動作を切り換える。トレーサメモリ制御情報生成回路
３によって生成されるメモリ制御情報、トレーサアドレ
ス生成回路４によって生成されるアドレス情報は、トレ
ース動作切り換え回路６によって判定された判定信号を
もとにトレーサメモリ群２の全領域を使うか、一番古い
転送データが格納されているトレース領域を使うがを認
識し、それぞれ生成されたアドレス情報、メモリ制情報
をトレーサメモリ群２へ供給する。The trace operation switching circuit 6 switches the trace operation based on selection information. The memory control information generated by the tracer memory control information generation circuit 3 and the address information generated by the tracer address generation circuit 4 are generated based on the determination signal determined by the trace operation switching circuit 6. or the trace area in which the oldest transfer data is stored, respectively, and supplies the generated address information and memory system information to the tracer memory group 2.
例えば、トレーサメモリ群２の全領域を使ってトレース
動作を行なっていた時、トレーザ監視回路５によってト
レーサ停止を検出した場合、トレーサメモリ分割回路８
及びトレース動作切り換え回路６が作動し、トレーサメ
モリ群２をブロック化して縮退した領域にてトレース動
作を継続することにより、トレーサ停止条件を検出後も
継続してトレース動作を行なうことが出来て、複数回の
トレーサ停止条件を認知することができる。For example, if the tracer monitoring circuit 5 detects a tracer stop while performing a trace operation using the entire area of the tracer memory group 2, the tracer memory dividing circuit 8
The trace operation switching circuit 6 is activated to continue the trace operation in the degenerated area by dividing the tracer memory group 2 into blocks, so that the trace operation can be continued even after the tracer stop condition is detected. Multiple tracer stop conditions can be recognized.
以上説明したように本発明は、トレーサ停止条件が成立
した場合、トレース動作をトレーサメモリ群の全領域に
対するものから、トレースメモリ群の一番古い転送デー
タが格納されている領域をブ四ツク使用するものへと切
り換えることにより、最新の転送データを継続してトレ
ースすることが出来るとともに、複数回のトレーサ停止
条件を検出することが出来る効果がある。As explained above, in the present invention, when the tracer stop condition is satisfied, the trace operation is changed from the entire area of the tracer memory group to the area where the oldest transferred data of the trace memory group is stored. By switching to the one that does, the latest transfer data can be continuously traced, and the tracer stop condition can be detected multiple times.
第１図は本発明の一実施例を示すブロック図である。
１・・・・・・主局、２・・・・・トレーサメモリ群、
３・・団・トレーサメモリ制御情報生成回路、４・旧・
・トレーサアドレス生成回路、５・・・・・・トレーサ
停止監視回路、６・・・・・・トレース動作切り換え回
路、７・旧・・トレーサアドレス判定回路、訃・・・・
・トレーサメモリ分割回路、９−１・・・・・・従局（
１）、９−２・・印・従局（２）、９−ｎ・・・・・・
従局（ｎ）、１０・・団・インタフェースバス。
代理人 弁理士 内 原 音FIG. 1 is a block diagram showing one embodiment of the present invention. 1...Main station, 2...Tracer memory group,
3. Group tracer memory control information generation circuit, 4. Old.
・Tracer address generation circuit, 5... Tracer stop monitoring circuit, 6... Trace operation switching circuit, 7. Old... Tracer address judgment circuit, Death...
・Tracer memory division circuit, 9-1...Slave station (
1), 9-2... seal/subordinate (2), 9-n...
Substation (n), 10...Group/Interface bus. Agent Patent Attorney Oto Uchihara
Claims (1)
を中央処理装置の指示により制御する主局との間をイン
タフェースバスを介して送受信される転送データをトレ
ースするバストレーサ制御回路において、前記主局と前
記複数の従局との間を接続するためのインタフェースバ
スと、前記インタフェースバスを介して前記主局と前記
複数の従局間で送受信される転送データをトレースする
ためのトレーサメモリ群と、前記トレーサメモリ群へア
ドレス情報を供給するためのトレーサアドレス生成回路
と、前記トレーサメモリ群へメモリ制御情報を供給する
ためのトレーサメモリ制御情報生成回路と、あらかじめ
前記中央処理装置を含む主局の指示によりトレーサ停止
条件を設定することによりトレーサ停止条件が成立して
いるかを監視し、トレーサ停止条件が成立した時トレー
サ停止信号を発生するトレーサ停止監視回路と、前記ト
レーサ停止監視回路によりトレーサ停止信号が発生され
た時前記トレーサアドレス生成回路のアドレス情報より
一番古い転送データのトレース情報が前記トレーサメモ
リ群のどの領域に格納されているかを判定するためのト
レーサアドレス判定回路と、前記トレーサアドレス判定
回路により判定された判定情報をもとにトレーサ停止後
もトレース動作を継続させるため前記トレーサメモリ群
の内、使用出来る領域をブロック分割するためのトレー
サメモリ分割回路と、トレース動作をトレーサメモリ群
の全領域を使用するかまたは前記トレーサアドレス判定
回路及び前記トレーサメモリ分割回路によって抽出され
たブロック分割された領域を使用するかを切り換えるト
レース動作切り換え回路とを含むことを特徴とするバス
トレーサ制御回路。In a bus tracer control circuit that traces transfer data transmitted and received via an interface bus between a plurality of slave stations that control various external devices and a master station that controls the plurality of slave stations according to instructions from a central processing unit, an interface bus for connecting a master station and the plurality of slave stations; a tracer memory group for tracing transfer data transmitted and received between the master station and the plurality of slave stations via the interface bus; a tracer address generation circuit for supplying address information to the tracer memory group; a tracer memory control information generation circuit for supplying memory control information to the tracer memory group; and instructions from a main station including the central processing unit in advance. A tracer stop monitoring circuit monitors whether the tracer stop condition is satisfied by setting a tracer stop condition, and generates a tracer stop signal when the tracer stop condition is satisfied, and the tracer stop monitoring circuit generates a tracer stop signal. a tracer address determination circuit for determining in which area of the tracer memory group the trace information of transfer data that is oldest than the address information of the tracer address generation circuit when generated; and the tracer address determination circuit. A tracer memory division circuit divides the available area of the tracer memory group into blocks in order to continue the trace operation even after the tracer is stopped based on the judgment information determined by A bus tracer control circuit comprising: a trace operation switching circuit that switches between using a region or using a block-divided region extracted by the tracer address determination circuit and the tracer memory division circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288873A JPH04160658A (en) | 1990-10-25 | 1990-10-25 | Bus tracer control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288873A JPH04160658A (en) | 1990-10-25 | 1990-10-25 | Bus tracer control circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04160658A true JPH04160658A (en) | 1992-06-03 |
Family
ID=17735868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288873A Pending JPH04160658A (en) | 1990-10-25 | 1990-10-25 | Bus tracer control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04160658A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6883117B2 (en) | 2001-11-15 | 2005-04-19 | International Business Machines Corporation | Bus trace analysis a posteriori |
-
1990
- 1990-10-25 JP JP2288873A patent/JPH04160658A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6883117B2 (en) | 2001-11-15 | 2005-04-19 | International Business Machines Corporation | Bus trace analysis a posteriori |
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