JPH04160657A - Bus tracer controlling circuit - Google Patents
Bus tracer controlling circuitInfo
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- JPH04160657A JPH04160657A JP2288872A JP28887290A JPH04160657A JP H04160657 A JPH04160657 A JP H04160657A JP 2288872 A JP2288872 A JP 2288872A JP 28887290 A JP28887290 A JP 28887290A JP H04160657 A JPH04160657 A JP H04160657A
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- tracer
- memory group
- stop condition
- trace
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバストレーサ制御回路、特に、トレース停止条
件が成立し、トレース動作を停止した後も、最新の転送
データをサブトレーサメモリ群へ継続してトレース動作
を出来るようにしたバストレーサ制御回路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a bus tracer control circuit, and in particular, to a bus tracer control circuit that continues to transfer the latest transfer data to a sub-tracer memory group even after a trace stop condition is satisfied and the trace operation is stopped. The present invention relates to a bus tracer control circuit that enables tracing operations.
従来、この種のバストレーサ制御回路は、トレース停止
条件が成立した場合、トレース停止条件が成立した時点
でトレース動作を停止させていた。Conventionally, this type of bus tracer control circuit has stopped the trace operation when the trace stop condition is satisfied.
上述した従来のバストレーサ制御回路は、トレース停止
条件が成立した時点でトレース動作を停止させてしまう
制御回路となっているので、最新の転送データをトレー
スすることが出来ない、また、トレース停止条件が複数
回発生した場合、最初のトレース停止条件が発生した時
の転送データのみしかトレースされないため、何回トレ
ース停止条件が成立したか一判定出来ないという欠点が
ある。The conventional bus tracer control circuit described above is a control circuit that stops the trace operation when the trace stop condition is met, so it is not possible to trace the latest transfer data. If this occurs multiple times, only the transferred data when the first trace stop condition occurs is traced, so there is a drawback that it is impossible to determine how many times the trace stop condition has been met.
本発明のバストレーサ制御回路は、主局と複数の従局と
の間を接続するためのインタフェースバスと、インタフ
ェースバスを介して主局と複数の従局間で送受信される
転送データをトレースするだめのトレーサメモリ群と、
トレーサ停止後も引き続きトレース動作を継続するため
のサブトレーサメモリ群と、トレーサメモリ群及びザブ
トレーサメモリ群へアドレス情報を供給するトレーサア
ドレス生成回路と、トレーサメモリ群及びサブトレーサ
メモリ群へメモリ制御情報を供給するトレーサメモリ制
御情報生成回路と、あらかじめ中央処理装置を含む主局
の指示によりトレーサ停止条件を設定することにより、
トレーサ停止条件が成立しているかを監視し、トレーサ
停止条件が成立した時、トレーサ停止信号を発生するト
レーサ停止監視回路と、トレーサ停止監視回路によりト
レーサ停止信号が発生されたとき、トレース動作をトレ
ーサメモリ群からサブトレーサメモリ群へ切り換える為
のトレースｉ作切り換え回路とを有している。The bus tracer control circuit of the present invention includes an interface bus for connecting a master station and a plurality of slave stations, and a bus tracer for tracing transfer data sent and received between the master station and a plurality of slave stations via the interface bus. tracer memory group,
A sub-tracer memory group for continuing trace operation even after the tracer is stopped, a tracer address generation circuit that supplies address information to the tracer memory group and the sub-tracer memory group, and a memory control information to the tracer memory group and sub-tracer memory group. By setting the tracer stop conditions in advance according to instructions from the main station including the central processing unit,
A tracer stop monitoring circuit that monitors whether a tracer stop condition is met and generates a tracer stop signal when the tracer stop condition is met; and a tracer stop monitoring circuit that monitors whether a tracer stop condition is met and generates a tracer stop signal; and a trace i production switching circuit for switching from the memory group to the sub-tracer memory group.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
主局１．トレーサメモリ群２．サブトレーサメモリ群３
．トレーサメモリ制御情報生成回路４゜トレーサアドレ
ス生成回路５．トレース動作切り換え回路６．トレーサ
停止監視回路７．従局（１）８−１．従局（２） ８−
２ 、・・・、従局（ｎ） ８− ｎ 、インタフェー
スバス９により構成されている。Main station 1. Tracer memory group 2. Subtracer memory group 3
．． Tracer memory control information generation circuit 4゜Tracer address generation circuit 5. Trace operation switching circuit 6. Tracer stop monitoring circuit 7. Follow station (1) 8-1. Follow station (2) 8-
2, . . . , slave stations (n) 8-n, and an interface bus 9.
次に本発明のバストレーサ制御回路の動作について説明
する。Next, the operation of the bus tracer control circuit of the present invention will be explained.
主局１と複数の従局８−１．８−２．・・・、８−ｎは
インタフェースバス９を介して転送データの送受信を行
なう。Master station 1 and multiple slave stations 8-1.8-2. . . , 8-n transmit and receive transfer data via the interface bus 9.
トレーサ停止監視回路７はあらかじめ中央処理装置を含
む主局１から与えられたトレーサ停止条件が成立するよ
うなインタフェースバス状態が発生するかを監視する。The tracer stop monitoring circuit 7 monitors whether an interface bus state occurs in which a tracer stop condition given from the main station 1 including the central processing unit is satisfied.
もし、トレーサ停止監視回路７がトレーサ停止条件の成
立を検出した場合、トレース動作切り換え回路６にトレ
ース停止信号を送出する。トレーサ停止信号を受けたト
レース動作切り換え回路６は、トレース動作をトレーサ
メモリ群２で行なうか、サメトレーサメモリ群３で行な
うかを判定し、判定された判定信号をトレーサメモリ制
御情報生成回路４及びトレーサアドレス生成回路５に送
出する。If the tracer stop monitoring circuit 7 detects that the tracer stop condition is met, it sends a trace stop signal to the trace operation switching circuit 6. The trace operation switching circuit 6 that receives the tracer stop signal determines whether the trace operation is to be performed in the tracer memory group 2 or the shark tracer memory group 3, and sends the determined determination signal to the tracer memory control information generation circuit 4 and the tracer memory control information generation circuit 4. It is sent to the tracer address generation circuit 5.
トレーサメモリ制御情報生成回路４によって生成される
メモリ制御情報、トレーサアドレス生成回路５によって
生成されるアドレス情報は、トレース動作切り換え回路
６によって判定された判定信号をもとにトレーサメモリ
群２あるいはサブトレーサメモリ群３に供給するものな
のかを認識し、それぞれ生成されメモリ群へ供給される
。The memory control information generated by the tracer memory control information generation circuit 4 and the address information generated by the tracer address generation circuit 5 are transferred to the tracer memory group 2 or sub-tracer based on the determination signal determined by the trace operation switching circuit 6. It recognizes whether it is to be supplied to the memory group 3, and each is generated and supplied to the memory group.
例えば、トレーサ停止監視回路７によってトレーサ停止
を検出した場合、検出信号によってトレース動作切り換
え回路６が作動し、トレース有効状態をトレーサメモリ
群２からサブトレー毎メモリ群３へ切り換える。トレー
ス動作切り換え回路６によって判定されたトレース有効
状態を示す判定信号によって、トレーサアドレス生成回
路５はアドレス情報をトレーサメモリ群２に対するもの
から、サブトレーサメモリ群３に対するものへ−〇−
切り換えて生成され、供給される。For example, when the tracer stop monitoring circuit 7 detects a tracer stop, the trace operation switching circuit 6 is activated by the detection signal and switches the trace valid state from the tracer memory group 2 to the subtray-based memory group 3. In response to the determination signal indicating the trace valid state determined by the trace operation switching circuit 6, the tracer address generation circuit 5 switches the address information from that for the tracer memory group 2 to that for the sub-tracer memory group 3 and generates the address information. , supplied.
トレーサメモリ群制御情報生成回路４はメモリ制御情報
をトレーサメモリ群２に対するものから、ザブトレーサ
メモリ群３に対するものへ切り換えて生成され、供給さ
れる。The tracer memory group control information generation circuit 4 generates and supplies memory control information by switching it from that for the tracer memory group 2 to that for the sub-tracer memory group 3.
メモリ群へ供給するメモリ制御情報、アドレス情報を切
り換えることにより、１つのメモリ群がトレース動作を
停止した後も、残りのメモリ群を利用して継続してバス
トレース動作を行なうことが出来る。By switching the memory control information and address information supplied to the memory groups, even after one memory group stops trace operation, the remaining memory groups can be used to continue the bus trace operation.
以上説明したように本発明は、トレーサ停止条件が成立
した場合、トレース動作をトレーサメモリ群からサブト
レーサメモリ群へと切り換えることにより、最新の転送
データをトレーサ停止条件検出後も継続しててトレース
することが出来るとともに、複数回のトレーサ停止条件
を検出することが出来る効果がある。As explained above, the present invention switches the tracing operation from the tracer memory group to the sub-tracer memory group when the tracer stop condition is met, thereby continuing to trace the latest transferred data even after the tracer stop condition is detected. This has the effect of being able to detect multiple tracer stop conditions.
第１図は本発明の一実施例を示すブロック図である。
■・・・・・主局、２・・・・・・トレーサメモリ群、
３・・・・・・サブトレーサメモリ群、４・・・・・・
トレーザメモリ制御情報生成回路、５・・・・・・トレ
ーサアドレス生成回路、６・・・・・・トレース動作切
り換え回路、７・・・・・・トレーサ停止監視回路、８
−１・・・・・・従局（１）、８−２・・・・・・従局
（２）、８−ｎ・・・・・・従局（ｎ）、９・・・・・
インタフェースバス。
代理人 弁理士 内 原 晋FIG. 1 is a block diagram showing one embodiment of the present invention. ■...Main station, 2...Tracer memory group,
3... Subtracer memory group, 4...
Tracer memory control information generation circuit, 5... Tracer address generation circuit, 6... Trace operation switching circuit, 7... Tracer stop monitoring circuit, 8
-1...Slave station (1), 8-2...Slave station (2), 8-n...Slave station (n), 9...
interface bus. Agent Patent Attorney Susumu Uchihara
Claims (1)
を中央処理装置の指示により制御する主局との間をイン
タフェースバスを介して送受信される転送データをトレ
ースするバストレーサ制御回路において、前記主局と前
記複数の従局との間を接続するためのインタフェースバ
スと、前記インタフェースバスを介して前記主局と前記
複数の従局間で送受信される転送データをトレースする
ためのトレーサメモリ群と、トレーサ停止後も前記トレ
ーサメモリ群に変わって引き続きトレース動作を継続す
るためのサブトレーサメモリ群と、前記トレーサメモリ
群および前記サブトレーサメモリ群へアドレス情報を供
給するためのトレーサアドレス生成回路と、前記トレー
サメモリ群および前記サブトレースメモリ群へメモリ制
御情報を供給するためのトレースメモリ制御情報生成回
路と、あらかじめ前記中央処理装置を含む主局の指示に
よりトレーサ停止条件を設定することによりトレーサ停
止条件が成立しているかを監視しトレーサ停止条件が成
立した時トレーサ停止信号を発生するトレーサ停止監視
回路と、前記トレーサ停止監視回路によりトレーサ停止
信号が発生されたときトレース動作を前記トレーサメモ
リ群から前記サブトレースメモリ群へ切り換える為のト
レース動作切り換え回路とを含むことを特徴とするバス
トレーサ制御回路。In a bus tracer control circuit that traces transfer data transmitted and received via an interface bus between a plurality of slave stations that control various external devices and a master station that controls the plurality of slave stations according to instructions from a central processing unit, an interface bus for connecting a master station and the plurality of slave stations; a tracer memory group for tracing transfer data transmitted and received between the master station and the plurality of slave stations via the interface bus; a sub-tracer memory group for continuing the trace operation in place of the tracer memory group even after the tracer is stopped; a tracer address generation circuit for supplying address information to the tracer memory group and the sub-tracer memory group; The tracer stop condition is set by a trace memory control information generation circuit for supplying memory control information to the tracer memory group and the sub-trace memory group, and by setting the tracer stop condition in advance according to an instruction from the main station including the central processing unit. a tracer stop monitoring circuit that monitors whether the tracer stop condition is satisfied and generates a tracer stop signal when the tracer stop condition is satisfied; and a tracer stop monitoring circuit that monitors whether the tracer stop condition is satisfied and generates a tracer stop signal; A bus tracer control circuit comprising: a trace operation switching circuit for switching to a trace memory group.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288872A JPH04160657A (en) | 1990-10-25 | 1990-10-25 | Bus tracer controlling circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288872A JPH04160657A (en) | 1990-10-25 | 1990-10-25 | Bus tracer controlling circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04160657A true JPH04160657A (en) | 1992-06-03 |
Family
ID=17735853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288872A Pending JPH04160657A (en) | 1990-10-25 | 1990-10-25 | Bus tracer controlling circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04160657A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6883117B2 (en) | 2001-11-15 | 2005-04-19 | International Business Machines Corporation | Bus trace analysis a posteriori |
-
1990
- 1990-10-25 JP JP2288872A patent/JPH04160657A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6883117B2 (en) | 2001-11-15 | 2005-04-19 | International Business Machines Corporation | Bus trace analysis a posteriori |
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