JPH04156650A - Ｄｍａ転送制御方法及びその方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 〔概　要］ 〔産業上の利用分野〕 〔従来の技術〕　（第６図乃至第１０図）〔発明が解決
しようとする課題〕 〔課題を解決するための手段〕　（第１図）〔作　用］ 〔実施例〕　（第２図乃至第５図） 〔発明の効果〕 〔概　要］ アクセス制御データ転送ハードウェアを共通化したＤＭ
Ａ転送制御方法及びその方式に関し、サブチャネル部ハ
ードウェア量のサブチャネル数への依存性を除くことを
目的とし、 複数のＤＭＡ転送用サブチャネルを有する情報処理シス
テムにおいて、プロセッサの制御の下に複数のサブチャ
ネルの内のいずれかのサブチャネルを使用してのＤＭＡ
転送中に、プロセッサの制御の下に未使用サブチャネル
を用いてのＤＭＡ転送の開始に際して、プロセッサによ
る未使用サブチャネル対応のアクセス制御データ保持部
へのアクセス制御データの転送を複数のサブチャネルに
共通の選択回路を介して生じさせ、次いで、アクセス制
御データ更新部で更新されたＤＭＡ転送中サブチャネル
の更新アクセス制御データの、該ＤＭＡ転送中サブチャ
ネル対応のアクセス制御データ保持部への転送を共通の
選択回路を介して生じさせる方法の発明と、複数のＤＭ
Ａ転送用サブチャネルを有する情報処理システムにおい
て、共通の第１の選択回路と、共通の第２の選択回路と
、第１の制御部と、第２の制御部とを設けて構成される
物の発明とを開示する。

〔産業上の利用分野〕

本発明は、プロセッサの制御の下に複数の入出力装置と
、システム記憶装置との間のＤＭＡ転送に必要なアクセ
ス制御データのためのハードウェアを各サブチャネルに
共通に用いるＤＭＡ転送制御方法及びその方式に関する
。

情報処理システムにおいては、プロセッサとシステム記
憶装置との間でのデータ送受のほかに、入出力装置とシ
ステム記憶装置との間での必要なデータの送受がある。

該データ送受は、ＤＭＡ転送によって行なわれるものが
あるが、このＤＭＡ転送にサブチャネルを用いるものが
ある。そのサブチャネルの数は、情報処理システムの処
理能力の拡大に連れて増加する趨勢にある。そのような
多数のサブチャネルになった場合にも、いずれのサブチ
ャネルにおいても、アクセス競合が発生させないように
することが必要であると同時に、それらサブチャネルを
介してのアクセスを少ないハードウェアで達成し得るこ
とも、又必要なことである。

〔従来の技術］ 従来における前述のような入出力装置とシステム記憶装
置との間のＤＭＡ転送によるデータ送受を２つのサブチ
ャネルを介して行なう情報処理システムにおけるアクセ
スに必要なアドレス及びハイドカウント（転送バイト数
）（以下、アクセス制御データと言う。）、モード情報
等の設定、並びにアドレス及びバイトカウントの更新、
その読み出しを行なう回路をＤＭＡ！ｌＪ？Ｉｌ装置に
設けている。そのＤＭＡ制御装置の全体的な構成を第６
図に示す。

第６図において、５０はＤＭＡ制御装置（以下ＤＭＡＣ
とも言う。）、５２はプロセッサ、５４゜５４１は、そ
れぞれ入出力装置、５６はシステム記憶装置（以下、Ｓ
Ｓとも言う。）、５７はレシーバ、５８はレジスタライ
トバッファ、６０はレジスタリードバッファ、６２はレ
ジスタアクセス制御部、６４はサブチャネル部、６６は
ＤＭＡ制御部、６７はマルチプレクサ、６８はＳＳアク
セス制御部、６９．８０はドライバ、７０はＤＭＡデー
デーンファ（ＤＢＦ）　、７１はシステムハス、７２は
ＳＳバス、７４はＤＭＡバス、７６．７８はトライバレ
シーバである。

入出力装置５４゜、又は５４．と、システム記憶装置５
６との間のＤＭＡ転送は、プロセッサ５２からシステム
ハス７１を経てＤＭＡ転送を行なわせたい入出力装置に
その指示（命令）を転送することで開始される。

そのＤＭＡ転送の内の入出力装置５４゜、又は５４１か
らシステム記憶装置５６へのＤＭＡ転送を以下において
はＤＭＡストア転送と言い、その逆方向へのＤＭＡ転送
を以下においてはＤＭＡロード転送と言う。そのＤＭＡ
ストア転送、又はＤＭＡロード転送を開始する先頭アド
レスは、プロセッサ５２からアクセス制御を渡されたロ
ーカルハス制御部６２の制御の下にレジスタライトバッ
ファ５８に一旦セットされた後に、サブチャネル部６４
へ転送されて前記アドレスの発生に用いられる。そして
、それらＤＭＡ転送において必要となるアドレス（バイ
トカウント）は、サブチャネル部６４へ転送された前記
先頭アドレスがら順次に発生され、ＳＳバス７２を経て
システム記憶装置５６へ供給されてＤＭＡストア転送、
又はＤＭＡロード転送に用いられる。又、前記ＤＭＡス
トア転送、若しくはＤＭＡロード転送を開始する先頭ア
ドレスをサブチャネル部６４に書き込むためのプロセッ
サ５２によるサブチャネル部６４へのライトに際して、
サブチャネル状態情報は、スタートモードレジスタ（Ｓ
ＴＭＲＯ）１１６゜、スタートモードレジスタ（ＳＴＭ
ＲＩ）１１６．にセットされ、前記ＤＭＡストア転送、
若しくはＤＭＡロード転送を示す転送方向識別情報、及
び転送単位情報は、モードレジスタ（ＭＤＲＯ）１１８
゜、モードレジスタ（ＭＤＲＩ）１１Ｂ、にセットされ
る。

例えば、ＤＭＡストア転送を例にして、サブチャネル部
６４へ転送された前記先頭アドレスからのＤＭＡストア
転送を以下に説明する。

システム記憶装置５６のアクセス単位（例えば、２バイ
ト）のストアデータをストアするデータストア毎に、入
出力装置５４゜、又は５４．からストアアクセス要求Ｄ
ＲＥＱＯ２又はＤＲＥＱＩがＤＭＡハス７４を経てＤＭ
Ａ制御部６６へ入力され（第９図の３０４参照）、その
ストアアクセス要求に対してＤＭＡ制御部６６からスト
アアクセス許可ＤＡＣＫＯ，又はＤＡＣＫＩがＤＭＡバ
ス７４を経て返されたとき（第９図の３０６参照）当該
入出力装置５４゜、又は５４．は、ＤＭＡハス７４上に
ストア信号を送出すると共に（第９図の３０８参照）、
ＤＭＡバス７４上に２バイトのストアデータ（ＳＤＯ）
を送出して（第９図の３ＩＯ参照）そのストアデータ（
ＳＤＯ）をドライバ／レシーバ７６を経てＤＭＡデータ
バッファ７０にセットする（第９図の３１２参照）。そ
のストアデータのシステム記憶装置５６へのストアに先
立って、ＤＭＡ制御部６６からのＳＳアクセス開始指示
に応答したＳＳアクセス制御部６８によるＳＳバス７２
のアクセス権取得処理が為される。

これは、ＳＳアクセス制御部６８から出力されたＳＳア
クセス要求ＲＥＱＤ　（優先順位ＲＥＱ３）（第９図の
３１４参照）に対してＳＳアクセス許可判定部（図示せ
ず）が、そのＳＳアクセス要求ＲＥＱＤの優先順位（Ｒ
ＥＱ３）より高い優先順位ＲＥＱＩ、ＲＥＱ２のＳＳア
クセス要求が出されていないときにＳＳアクセス許可Ｒ
ＥＱＸが返されることをその内容とする。そのＳＳアク
セス許可ＲＥＱＸを受は取る都度、前記サブチャネル部
６４からシステム記憶装置５６のアクセス単位（例えば
、２バイト）毎のアドレスを前述サブチャネル部６４か
ら順次に発生する。その順次のアドレスの発生について
は以下に説明するが、ＤＭＡストア転送の先頭アドレス
は、前記サブチャネル部６４のアドレスレジスタ（ＡＲ
Ｏ，又はＡＲｌ）１０２゜、又は１０２１にプロセッサ
５２によってセットされる（第９図の３００参照）。こ
の先頭アドレスのセット動作と同様にして、ハイドカウ
ントレジスタ（ＢＣＲＯ，ＢＣＲＩ）１０２゜、又は１
０２１へ転送バイト数のセット動作が行なわれる（第９
図の３０２参照）。これらのセット動作についてはここ
では説明しないが、ＤＭＡ転送に必要な順次のアドレス
発生について後述するところから明らかになろう。前記
サブチャネル部６４のアドレスレジスタ（ＡＲＯｌ又は
ＡＲｌ）１０２゜、又は１０２．にセットされている先
頭アドレスＡｍＯが、ＳＳハス７２に形成される第１ス
ロット時にドライバ８０、そしてＳＳハス７２を経てシ
ステム記憶装置５６のアドレス入力部へ供給される一方
（第９図の３１６参照）、該アドレスに対応する前記ア
クセス単位のデータがＤＭＡデーデーンファ７０から読
み出されてドライバ／レシーバ７８を経てＳＳハス７２
に形成される第２スロット時にＳＳハス７２を経てシス
テム記憶装置５６へ転送されて（第９図の３１８参照）
前記アドレスで指定されるシステム記憶装置５６の記憶
域に書き込まれる。

前記順次にアドレスを発生するアドレス発生部は、サブ
チャふル部６４内のライトマルチプレクサ（ライトＭＰ
Ｘ−ＡＯ）１００゜、ライトマルチプレクサ（ライトＭ
Ｐχ−Ａｌ）１００．　、アドレスレジスタ（ＡＲＯ）
１０２゜、アドレスレジスタ（ＡＰＩ）１０２．　、リ
ードマルチブレク”！−（ＩＪ−）”ＭＰＸ−Ａ）　　
１０４、アドレス更新部１０６から成る。その先頭アド
レスＡｍｐ（１６ビツト構成）は、プロセッサ５２から
ローカルハス５３、及びレジスタライトバッファ５８を
経てアドレス発生部へ転送されて来る。ローカルハス５
３、及びレジスタライトバッファ５８は、８ビット幅で
構成されているので、前記アドレス発生部への転送は、
レジスタライトバッファ５８にアドレスの上位バイトＡ
ｍ０−Ｈをセットした時刻〔第７図に示すレジスタアク
セス制御部６２のステージ回路１２０から出力されるタ
イミング信号ＳＴ４参照］の次の時刻〔第９図の３４４
、及び第７図に示すステージ回路１２０から出力される
タイミング信号ＳＴ５参照〕にローカルバス５３を経て
転送されて来る下位パイ）ＡｍＯ−Ｌとを結合させて成
る前記先頭アドレスＡｍＯを前記アドレス発生部へ入力
させるようにしている。ステージ回路１２０は、Ｄ−フ
リップフロップ回路１２０、乃至１２０４から成る。

その先頭アドレスＡｍＯをセットすべきアドレスレジス
タ１０２゜、又は１０２．０添字は、入出力装置５４゜
、又は５４１と、システム記憶装置５６との間に形成さ
れるべきサブチャネルＣＨＯ１又はＣＨＩに対応してい
るとする。例えば、システム記憶装置５６ヘアクセスし
たい入出力装置が、入出力装置５４゜であったとすると
、前記先頭アドレスがセントされるアドレスレジスタは
アドレスレジスタ１０２ｏとなる。このアドレスレジス
タ１０２゜への先頭アドレスＡｍＯは、ライトマルチプ
レクサ（ライトＭＰＸ−ＡＯ）１００ｏを経てアドレス
レジスタ１０２゜にセットされるが、そのセット制御は
、第７図に示すレジスタアクセス制御部６２内のライト
信号発生回路１２２から転送されて来るライト信号ＡＲ
ＯＷによる（第８図も参照。以下同じ。）。ライト信号
発生回路１２２は、アンド回路１１９、及びアンド回路
１２２Ｉ乃至１２２．から成る。アンド回路１２２、乃
至１２２８の一方の入力には、アンド回路１１９の出力
信号が供給され、他方の入力にはそれぞれセレクト信号
ＡＲＯ３Ｌ、ＡＲＩＳＬ。

ＢＣＲＯ５Ｌ、ＢＣＲＩＳＬ、ＳＴＭＲＯ３Ｌ。

ＳＴＭＲＩＳＬ、ＭＤＲＯ３Ｌ、ＭＤＲＩＳＬか供給さ
れて出力信号としてライト信号ＡＲＯＷ。

ＡＲＩＷ、ＢＣＲＯＷ、ＢＣＲＩＷ、ＳＴＭＲＯＷ、Ｓ
ＴＭＲＩＷ、ＭＤＲＯＷ、ＭＤＲＩＷが出力される。こ
こで、ＡＲはアドレスレジスタに、ＢＣＲはハイドカウ
ントレジスタに、ＳＴＭＲはスタートモードレジスタに
、ＭＤＲはモードレジスタに、それぞれ対応している。

１２４は、リード信号発生回路でその構成はアンド回路
１２１及びアンド回路１２４Ｉ乃至１２４８から成り、
これらアンド回路１２４１乃至１２４８は、アンド回路
１２２．乃至１２２８と同様、セレクト信号ＡＲＯ３Ｌ
、ＡＲＩＳＬ、ＢＣＲＯ３Ｌ、ＢＣＲＩＳＬ、ＳＴＭＲ
Ｏ３Ｌ、ＳＴＭＲＩＳＬ、ＭＤＲＯ３Ｌ、ＭＤＲＩＳＬ
が供給されて出力信号としてリード信号ＡＲＯＲ，ＡＲ
ＩＲ，ＢＣＲＯＲ。

ＢＣＲＩＲ，ＳＴＭＲＯＲ，ＳＴＭＲＩＲ，ＭＤＲＯＲ
，ＭＤＲＩＲが出力される。前記セレクト信号ＡＲＯ３
Ｌ、ＡＲＩＳＬ、ＢＣＲＯ３Ｌ、ＢＣＲＩＳＬ、　　Ｓ
ＴＭＲＯ３Ｌ、　　ＳＴＭＲＩＳＬ。

ＭＤＲＯ３Ｌ、ＭＤＲＩＳＬは、ローカルハス５３のア
ドレス／データバスを経てフリップフロップ回路１１４
にセントされたアドレスをレジスタアドレスデコード部
１１６でデコードした結果として、レジスタアドレスデ
コード部１１６から出力される。レジスタアドレスデコ
ード部１１６へのイネーブル信号ＡＴＳＬＦは、ローカ
ルハス５３のアドレス／データバスを経て入力されたＤ
ＭＡＣアドレスの判定結果としてＤＭＡアドレス判定部
１１０から出力された出力信号をアンド回路１１１を経
てＪ−にフリップフロップ回路１１２にセットされた信
号であり、ＤＭＡ制御装置５１内のレジスタがアクセス
されていることを示しており、タイミング信号ＳＴ２乃
至ＳＴ５の間高しベルとなっている。又、信号ＡＴＳＬ
Ｆは、アンド回路１１９へも供給される。１１８は、ロ
ーカルハスイネーブル出力回路で、オア回路１１５及び
アンド回路１１７から成る。アンド回路１１７からロー
カルハスイネーブル信号ＬＢＥＮが出力される。

この先頭アドレスＡｍＯのアドレスレジスタ１０２、へ
のセットについて説明したところは、転送ハイド数につ
いても当て嵌まる。アドレスレジスタ１１０゜、１１０
．へのセットには、ライト信号発生回路１２２からのラ
イト信号ＢＣＲＯＷ。

ＢＣＲＩＷが用いられる。

そして、前記先頭アドレスＡｍＯ以降のアドレスは、ア
ドレス発生部で発生されることになるが、その発生は以
下のようになる。

ＳＳアクセス制御部６８から転送されて来たマルチプレ
クサ信号ＤＭＡ０Ｒ（第９図の３２０参照）によってリ
ードマルチプレクサ１０４を経た（第９図の３２２参照
）アドレスレジスタ１０２゜のアドレスＡ、Ｏは、アド
レス更新部１０６で２ずつ進められる（第９図の３２６
参照）。このアドレスについて説明した関係は、転送ハ
イド数についても同じであるが、アドレスが２ずつ増や
されるのに対して、転送バイト数は２ずつ減らされる（
第９図の３２４，３２８参照）。この２ずつ増減は、Ｄ
ＭＡハス７４が２ハイド幅であると共に、ＳＳハス７２
も２ハイド幅であることによる。

このアドレスの更新は、ハイドカウントレジスタＢＣＲ
Ｏにセットされた転送ハイド数が、前記システム記憶装
置へのデータ転送毎にバイトカウント更新部１１４で減
らされて零になったときに終了される。バイトカウント
レジスタＢＣＲＯも１６ビツト幅で構成されているので
、バイトカウントレジスタＢＣＲＯへの転送ハイド数の
設定も、アドレスについて前述したところと同様である
。

ハイドカウントレジスタＢＣＲＯへの転送バイト数の設
定、及びその更新にライトマルチプレクサ（ライトＭＰ
Ｘ−ＢＯ）１０８゜、リードマルチプレクサ（リードＭ
ＰＸ−Ｂ）１１２が用いられる。

サブチャネルＣＨＩについても、サブチャネルＣＨＯに
ついて説明したところに準じ、前述したところの各構成
要素に付した番号の添え字を０から１にして前記説明を
参照すれば理解出来るので、その逐一の動作について説
明しない。

前述ＤＭＡストア転送について説明したところは、ロー
ドアクセス要求ＤＲＥＱ０１又はＤＲＥＱ０に対するロ
ードアクセス許可ＤＡＣＫＯ，又はＤＡＣＫＩによって
示されるＤＭＡハス側におけるデータ転送可能状態の確
立関係、これに対応するＳＳアクセス要求ＲＥＱＤに対
するＳＳアクセス許可ＲＥＱＸによって示されるＳＳバ
ス側におけるデータ転送可能状態の確立関係、並びにア
ドレスの発生関係についてはロードについても同じであ
るが、サブチャネル部６４に設定される動作モード、及
びデータの転送方向については異なる。

前述のところは、入出力装置５４゜とシステム記憶装置
５６との間のＤＭＡストア転送が、単独で生ずる場合に
ついて説明したが、その使用中にプロセッサ５２の制御
の下に入出力装置５４．によるサブチャネルの使用要求
も発生することがある。その場合には、もう一方のサブ
チャネルが使用されることになる。このようなシステム
稼動状態におけるサブチャネル部６４のサブチャネル使
用割り当ては、若し入出力装置５４．かいずれか一方の
サブチャネル構成要素として、例えばライトマルチプレ
クサ１００ｏ、アドレスレジスタ１０２゜を使用してい
るならば、入出力装置５４゜へ割り当てられるサブチャ
ふル部６４内のサブチャネル構成要素としては、サブチ
ャネル部６４内の他方のサブチャネル構成要素であるラ
イトマルチプレクサ１００゜、アドレスレジスタ１０２
１とする如き制御で為される。

プロセッサ５２によるサブチャネル部６４へのアクセス
、例えばライトアクセスが発生したとすると、先ずロー
カルハス５３の制御信号上にアドレスストローブ信号Ａ
Ｓが、スロットＴ４の期間に送出されてレジスタアクセ
ス制御部６２（第７図参照）のステージ回路１２０から
のタイミング信号の発生を開始させると共に（第９図の
３３６参照）、データ転送方向指示信号ＷＴが送出され
る（第９図の３３８参照）。ローカルハス５３のアドレ
ス／データバス上にステージ回路１２０によって決まる
タイミング信号ＳＴＩ　（スロットＴ４）の期間にＤＭ
ＡＣアドレス（アクチッメントがＤＭＡＣであることを
示す。）が送出され、ステージ回路１２０から出力され
るタイミング信号ＳＴ２の期間にＡＲＩアドレスが送出
される。

このタイミング信号ＳＴ２の期間の開始時に、入出力装
置５４．が、次のアクセス単位のストアデータのストア
を行なうため、最初のストアデータの場合と同様にして
ストアアクセス要求ＤＲＥＱ０を送出する。このストア
アクセス要求ＤＲＥＱ０以降の処理は、最初のストアデ
ータについて説明したところと同じである（第９図の３
５４乃至３８４を参照されたい。３５４乃至３８４は、
３０４乃至３０４に対応する）。

このＤＭＡストア転送と、プロセッサ５２によるデータ
ライト動作（他方のサブチャネルを介してのＤＭＡ転送
のための先頭アドレスのライト動作）とが、第９図に示
されるところから明らかなように、並行して走る。つま
り、ステージ回路１２０で決まるタイミング信号ＳＴ４
の期間に、前述もしたように、前記ＤＭＡ転送のための
先頭アドレスＡ、ｌの上位ハイド（ＡＩ、−Ｈ）がレジ
スタライトバッファ５８にセットされる（第９図の３４
４参照）。そして、次のタイミング信号ＳＴ５において
、レジスタアクセス制御部６２のライト信号発生回路１
２２からライト信号ＡＲＩＷが送出されることによって
（第９図の３９０参照）、レジスタライトバッファ５８
にセットされた先頭アドレスＡ、、の上位ハイド（Ａ、
、−Ｈ）と、タイミング信号ＳＴ５にプロセッサ５２か
らローカルハス５３を経て転送されて来た先頭アドレス
Ａ、。

の下位ハイド（Ａ、、−Ｌ）とから成る先頭アドレスＡ
ｎがアドレスレジスタ（ＡＲＩ）１０２．にセントされ
る（第８図、第９図の３９２参照）。

このタイミング信号ＳＴ５に、又前述して来たＤＭＡス
トア転送における第３番目のストアデータのためのアド
レスへの更新、アドレスレジスタ（ＡＲＯ）１０２゜へ
のセット動作が生ぜしめられる。

このアドレスレジスタ（ＡＲＩ）１０２１にセツトされ
たアドレスも、前述したようにして、リードマルチプレ
クサ１０４を経て読み出されてドライバ８０、ＳＳハス
７２を経てシステム記憶装置５６のアドレス入力部へ供
給され、そのアドレスで指定されるシステム記憶装置５
６の記憶域にライトデータを書き込むのに用いられる。

〔発明が解決しようとする課題〕

前述のようなサブチャネルの割り当て制御を行なうこと
により、一方の入出力装置からシステム記憶装置５６へ
のＤＭＡ転送に用いられているサブチャネル部６４ヘプ
ロセッサ５２の制御により、システム記憶装置５６から
他方の入出力装置へのＤＭＡ転送を、更に行なわせよう
としてサブチャネル部６４へそのＤＭＡ転送に必要なア
クセスを行なおうとすると、使用中のサブチャネルで必
要になるアドレス更新動作のためのアクセスと、前述の
ようなプロセッサ５２による新規なりＭＡ転送開始のた
めのアクセスとが競合するが、そのアクセス競合は、前
述のような構成に成るサブチャネル部６４により回避し
得てはいるとは言うものの、前述のところから明らかな
ように、そのアクセス競合の回避にサブチャネル部６４
にサブチャネル数だけ必要な構成要素、即ちライトマル
チプレクサ（ライトＭＰＸ−ＡＯ）１００゜、ライト７
／Ｌ、チア”Ｌ’７”ｌ−（ライトＭＰＸ−ＡＩ）１０
０．、並びにライトマルチプレクサ（ライトＭＰＸ−Ｂ
Ｏ）１０８゜、ライトマルチプレクサ（ライトＭＰＸ−
Ｂｌ）１０８．を設けなければならないことに加えて、
アドレスレジスタ（ＡＲＯ）１０２゜、アドレスレジス
タ（ＡＲＩ）１０２．　、及びハイドカウントレジスタ
（ＢＣＲＯ）１１０゜。

ハイドカウントレジスタ（ＢＣＲＩ）１１０．からリー
ドマルチプレクサ１１８への接続線、該接続線を接続す
るだけの大きさを有するリードマルチプレクサ１１８を
設けなければならないことになる。これは、多種多様の
入出力に応えようとしてサブチャネル数を増やしたり、
そのサブチャネル幅のビット幅を大きくしたりすると、
そのサブチャネル数、ビット幅の増加に伴ってサブチャ
ネル部６４を構成するのに要するハードウェア量が増加
することを意味し、このハードウェア量の増加の下で、
システム性能の低下の防止を図っている。

このような関係は、ＤＭＡロード転送が開始されている
システム稼働状態において、プロセッサ５２によるデー
タリード動作が生ぜしめられる場合にも、同様である。

その状態を示したのが、第１０図である。第９図につい
て説明したところに準じて図面を参照すれば理解出来る
と思われるので、その詳細な説明は省略する。なお、第
１０図中の名称は、ＬＤＯ，ＬＤｌ等を除いて、第９図
と同じである。ＬＤＯ，ＬＤｌ等は、それぞれ第１番目
のロードデータ、第２番目のロードデータ等である。

又、ＤＭＡストア転送が開始されているシステム稼働状
態において、プロセッサ５２によるデータリード動作が
生ぜしめられる場合や、ＤＭＡロード転送が開始されて
いるシステム稼働状態において、プロセッサ５２による
データライト動作が生ぜしめられる場合もある。

本発明は、斯かる問題点に鑑みて創作されたもので、サ
ブチャネル部ハードウェア量のサブチャネル数への依存
性を除き得るＤＭＡ転送制御方法及びその方式を提供す
ることをその目的とする。

［課題を解決するための手段］ 請求項１に係わる発明は、プロセッサの制御の下に複数
の入出力装置とシステム記憶装置との間に形成され得る
複数のＤＭＡ転送用サブチャネル（以下、サブチャネル
と言う。）と、前記プロセッサの制御の下にアクセス制
御データを保持する各サブチャネル毎のアクセス制御デ
ータ保持部と、アクセス制御データを更新する各サブチ
ャネルに共通のアクセス制御データ更新部とを有する情
報処理システムにおいて、前記プロセッサの制御の下に
前記複数のサブチャネルの内のいずれかのサブチャネル
を使用してのＤＭＡ転送中に、前記プロセッサの制御の
下に未使用サブチャネルを用いてのＤＭＡ転送の開始に
際して、前記プロセッサによる前記未使用サブチャネル
対応のアクセス制御データ保持部へのアクセス制御デー
タの転送を前記複数のサブチャネルに共通の選択回路に
生じさせ、次いで、前記アクセス制御データ更新部で更
新されたＤＭＡ転送中サブチャネルの更新アクセス制御
データの、該ＤＭＡ転送中サブチャネル対応のアクセス
制御データ保持部への転送を前記共通の選択回路に住じ
させるようにて構成される。

請求項２に係わる発明は、第１図に示すように、プロセ
ッサ２の制御の下に複数の入出力装置４とシステム記憶
装置６との間に形成され得る複数のＤＭＡ転送用サブチ
ャネル（以下、サブチャネルと言う。）と、前記プロセ
ッサ２の制御の下にアドレスデータを保持する各サブチ
ャネル毎のアドレス保持部８及び転送単位データ数を保
持する各サブチャネル毎の転送単位データ数保持部１０
と、アドレスデータを更新する各サブチャネルに共通の
アドレス更新部１２及び転送単位データ数を更新する各
サブチャネルに共通の転送単位データ数更新部１４とを
有する情報処理システムに、次の構成要素を設けて構成
される。その構成要素は、アドレスデータを前記アドレ
ス保持部８へ転送する前記複数のサブチャネルに共通の
第１の選択回路１６と、転送単位データ数を前記転送単
位データ数保持部１０へ転送する前記複数のサブチャネ
ルに共通の第２の選択回路１８と、前記プロセッサ２に
よる未使用サブチャネル対応のアドレス保持部８及び転
送単位データ数保持部１０へのアクセスが生じたとき、
前記プロセッサ２から転送されて来たアドレスデータ及
び転送単位データ数の前記未使用サブチャネル対応のア
ドレス保持部８及び転送単位データ数保持部１０への転
送を前記第１の選択回路１６及び第２の選択回路１８に
生じさせる第１の制御部２０と、ＤＭＡ転送中サブチャ
ネルの前記共通のアドレス更新部１２及び転送単位デー
タ数更新部１４からの各更新データの、当該ＤＭＡ転送
中サブチャネル対応のアドレス保持部８及び転送単位デ
ータ数保持部１０への転送を前記第１の制御部２０によ
る転送制御後に前記第１の選択回路１６及び第２の選択
回路１８に生じさせる第２の制御部２２である。

〔作　用〕

情報処理システムの稼働において、プロセッサ２の制御
の下に成る入出力装置４とシステム記憶袋Ｗ、６との間
にＤＭＡ転送用サブチャネルを形成してそのサブチャネ
ルを介してＤＭＡ転送を行なっている最中に、プロセッ
サ２の制御の下に未使用のサブチャネルを用いてのＤＭ
Ａ転送を開始するためのアクセスが、プロセッサ２によ
って為される。前記ＤＭＡ転送中のサブチャネルでは、
アクセス制御データ〔例えば、アドレスデータ及び転送
単位データ数〕の更新が、転送単位データの転送毎に行
なわれ、その更新されたデータの、ＤＭＡ転送中サブチ
ャネル対応のアクセス制御データ保持部〔アドレス保持
部８、及び転送単位データ数保持部１０）への転送は、
共通の選択回路〔第１の選択回路１６、第２の選択回路
１８〕を経て行なわれるが、前述のようにプロセッサ２
による未使用サブチャネル対応のアクセス制御データ保
持部〔アドレス保持部８、及び転送単位データ数保持部
１０〕へのアクセスが生ずる場合には、その未使用サブ
チャネル対応のアクセス制御データ保持部（アドレス保
持部８、及び転送単位データ数保持部１０）へのアクセ
ス制御データ〔アドレスデータ及び転送単位データ数〕
の転送が、共通の選択回路〔第１の選択回路１６、第２
の選択回路１８〕を経て、先ず行なわれる。この制御は
、第１の選択回路１６、第２の選択回路１８に対し第１
の制御部２０から行なわれる。

次いで、前記更新されたデータの、前記ＤＭＡ転送中サ
ブチャネル対応のアクセス制御データ保持部〔アドレス
保持部８、及び転送単位データ数保持部１０）への転送
が、共通の選択回路〔第１の選択回路１６、第２の選択
回路１８〕を経て行なわれる。この制御は、第１の選択
回路１６、第２の選択回路１８に対し第２の制御部２２
から行なわれる。

従って、従来のように、各サブチャネル毎に選択回路を
設けずにハードウェアを少なくして、システム性能の低
下を生しさせるアクセス競合を回避することが出来る。

〔実施例］ 第２図は本発明の一実施例を示す。この図に示すように
、この実施例は、第６図に示す従来のＤＭＡ＠御装置５
０の構成要素の内、アドレス発生部のライトマルチプレ
クサを１個のライトマルチプレクサ（ライトＭＰχ−Ａ
）１０１とすると共に、転送バイト数転送完了判定部の
ライトマルチプレクサを１個のライトマルチプレクサ（
ライトＭＰＸ−Ｂ）１０９とすると共に、アドレスレジ
スタ（ＡＲＯ）１０２゜、及びアドレスレジスタ（ＡＰ
Ｉ）１０２．の出力をリードマルチプレクサ（リードＭ
ＰＸ−Ａ）１０５を経てリードマルチプレクサ（リード
ＭＰＸ）１１９へ入力させ、又バイトカウントレジスタ
（ＢＣＲＯ）１１０．。

及びバイトカウントレジスタ（ＢＣＲＩ）１１０１の出
力をリードマルチプレクサ（リードＭＰＸ−Ｂ）１１３
を経てリードマルチプレクサ（リードＭＰＸ）１１９へ
入力させたことに加えて、レジスタアクセス制御部をＳ
Ｓアクセス要求抑止信号ＲＥＱｉＨのＳＳアクセス制御
部６８への送出を為すレジスタアクセス制御部６３とし
て構成し、ＤＭＡ制御部６６からのＳＳアクセス要求指
示信号に応答して発生されるＳＳアクセス要求ＲＥＱＤ
　（ＲＥＱ３）を前記ＳＳアクセス要求抑止信号で禁止
するアンド回路８２を設けると共に、アンド回路８２の
出力信号をＳＳアクセス制御部６８に入力させて第５図
の参照番号３８１で示すように従来よりもニスロット時
間遅れてライト信号ＤＭＡ０Ｗ、又はＤＭＡＩＷを出力
させるようにＳＳアクセス制御部７３を構成したことに
、この実施例における特徴部分がある。その他の構成要
素は、前述の第６図において説明した構成要素と同一な
ので、それらの構成要素には第６図と同一の参照番号を
付してその説明を省略する。

この特徴部分を更に説明すると、次のようになる。先ず
、第３図を参照して、サブチャネル部６５内のアドレス
系回路について説明する。

ローカルハス５３のアドレス／データハスヲ経て転送さ
れて来るアドレスＷＤＢＯＯ乃至１５と、アドレス更新
部１０６から転送されて来る更新アドレスとは、マルチ
プレクサ１０１のアドレス人力１ｏ、＋１　へ入力され
る。これら両アドレス入力のいずれを選択するかは、そ
の選択入力ＳＯ＋Ｓ、ヘオア回路１３０を経て入力され
るライト信号ＡＲＯＷ、及びライト信号ＡＲＩＷによっ
て決まる。ライト信号ＡＲＯＷは、プロセッサアクセス
時のアドレスレジスタＡＲＯのためのライト信号であり
、第４図に示すように、ライト信号発生回路１２２から
ステージ回路１２０のスロットＳＴ５に出力される（第
７図と同一）。ライト信号ＡＲＩＷは、プロセッサアク
セス時のアドレスレジスタＡＰＩのためのライト信号で
あり、第４図に示すように、ライト信号発生回路１２２
からステージ回路１２０のスロットＳＴ５に出力される
。

マルチプレクサ１０１から出力されたアドレスのアドレ
スレジスタ（ＡＲＯ）１０２゜へのセットは、オア回路
１３２を経たライト信号ＡＲＯＷ、又はライト信号ＤＭ
Ａ０Ｗによって行なわれ、アドレスレジスタ（ＡＲＩ）
１０２．へのセットは、オア回路１３４を経たライト信
号ＡＲＩＷ、又はライト信号ＤＭＡＩＷによって行なわ
れる。ライト信号ＤＭＡ０Ｗは、ＤＭＡ更新時のアドレ
スレジスタＡＲＯ１及びバイトカウントレジスタＢＣＲ
Ｏのためのライト信号であり、従来と同様にして、ＳＳ
アクセス制御部７３には明示してないが、ＳＳアクセス
制御部７３においてサブチャネルＣＨＯによるＳＳアク
セスの第２スロツトで出力される。ライト信号ＤＭＡＩ
Ｗは、ＤＭＡ更新時のアドレスレジスタＡＲＩ、及びバ
イトカウントレジスタＢＣＲＩのためのライト信号であ
り、従来と同様にして、ＳＳアクセス制御部７３におい
てサブチャネルＣＨＩによるＳＳアクセスの第２スロツ
トで出力される。アドレスレジスタ（ＡＲＯ）１０２゜
にセットされたアドレス、又はアドレスレジスタ（ＡＰ
Ｉ）１０２．にセットされたアドレスのリードマルチプ
レクサ（リードＭＰＸ−Ｂ）１０５による選択は、オア
回路１３６を経たり一ド信号ＡＲＯＲ，若しくはリード
信号ＤＭＡ０Ｒ１又はオア回路１３Ｂを経たリード信号
ＡＲＩ　Ｒ。

若しくはリード信号ＤＭＡＩＲによって行なわれる。リ
ード信号ＤＭＡＯＲは、ＤＭＡ更新時のアドレスレジス
タＡＲＩ、及びバイトカウントレジスタＢＣＲＩのため
のリード信号であり、従来と同様にして、ＳＳアクセス
制御部７３においてサブチャネルＣＨＯによるＳＳアク
セスの第１スロツトで出力される。リード信号ＤＭＡＩ
Ｒは、ＤＭＡ更新時のアドレスレジスタＡＰＩ、及びバ
イトカウントレジスタＢＣＲＩのためのリード信号であ
り、従来と同様にして、ＳＳアクセス制御部７３におい
てサブチャネルＣＨＩによるＳＳアクセスの第１スロツ
トで出力される（第７図参照）。

リード信号ＡＲＯＲ，ＡＲＩＲは、第４図に示すように
、リード信号発生回路１２４から出力される。リードマ
ルチプレクサ１０５によって選択されたアドレスは、ア
ドレス更新部１０６、及びリードマルチプレクサ（リー
ドＭＰＸ）１１９へ入力される。リードマルチプレクサ
１１９への他の入力は、ハイドカウントレジスタ１１０
゜、ｌｌ０１、スタートモードレジスタ１１６゜、１１
６．、モードレジスタ１１８゜、１１Ｂ、、及び必要に
応じて増設されたサブチャネルからの入力である。

リードマルチプレクサ１１９における前記アドレスレジ
スタＡＲＯ１又はアドレスレジスタＡＲＩからのアドレ
スの選択は、オア回路１４０を経たリード信号ＡＲＯＲ
，若しくはリード信号ＡＲＩＲによって行なわれる。

前述したアドレス系回路について説明したところは、転
送ハイド数基回路についても同等に当て嵌まる。但し、
アドレス系回路のライト信号ＡＲＯＷ、ＡＲＩＷは、転
送バイト数系回路ではライト信号ＢＣＲＯＷ、ＢＣＲＩ
Ｗとなり、アドレス系回路のリード信号ＡＲＯＲ，ＡＲ
ＩＲは、転送バイト数系回路ではリード信号ＢＣＲＯＲ
，ＢＣＲＩＲとなる。これらのライト信号ＢＣＲＯＷ。

ＢＣＲＩＷ、及びリード信号ＢＣＲＯＲ，ＢＣＲＩＲは
、第４図に示すレジスタアクセス制御部６３のライト信
号発生回路１２２、及びリード信号発生回路１２４から
出力される。

又、第４図に示すように、ＳＳアクセス要求ＲＥＱＤ抑
止信号発生回路１２６が、レジスタアクセス制御部６３
に設けられている。このＳＳアクセス要求ＲＥＱＤ抑止
信号発生回路１２６以外の各回路は、従来のレジスタア
クセス制御部６２に設けられている回路である。このＳ
Ｓアクセス要求ＲＥＱＤ抑止信号発生回路１２６は２．
オア回路１２３、アンド回路１２５，１２７、オア回路
１２９から成り、ライトアクセスではステージ回路１２
０のスロットＳＴ３時に、又リード信号ではスロット３
７２時にＳＳアクセス要求ＲＥＱＤ抑止信号ＲＥＱｉＨ
を発生する。

第１図乃至第４図において、プロセッサ５２は、第１図
のプロセッサ２に対応し、入出力装置５４゜、５４Ｉは
、第１図の入出力装置４に対応する。

システム記憶装置５６は、第１図のシステム記憶装置６
に対応し、アドレスレジスタ１０２゜、１０２、は、第
１図のアドレス保持部８に対応する。

バイトカウントレジスタ１１０゜、１１０．は、第１図
の転送単位データ数保持回路１０に対応する。アドレス
更新部１０６は、第１図のアドレス更新部１２に対応し
、バイトカウント更新部１１４は、第１図の転送単位デ
ータ数更新部１４に対応する。ライトマルチプレクサ１
０１は、第１図の第１の選択回路１６に対応し、ライト
マルチプレクサ１０９は、第１図の第２の選択回路１８
に対応する。レジスタアクセス制御部６３は、第１図の
第１の制御部２０に対応し、ＳＳアクセス制御部７３は
、第１図の第２の制御部２２に対応する。

本発明においては、サブチャネル部６５のアドレス発生
部が、前述のように構成されたことにより、前述のＣ従
来の技術〕の項で説明したと同様のアクセス競合状態が
生じたとしても、ローカルバス５３を経て入力されて来
るアドレスと、アドレス更新部１０６から入力されて来
るアドレスとのために従来のように各サブチャネル毎の
マルチプレクサを設ける必要性を除くことが出来る。

つまり、第５図に示すように、入出力装置５４。からの
ＤＭＡストア転送が開始された後に、プロセッサ５２に
よるデータライト動作（サブチャネルＣＨＩを用いてＤ
ＭＡ転送を行なうための先頭アドレスをサブチャネル部
６５の当該サブチャネル対応のアドレスレジスタへライ
トするための動作）が開始されてサブチャネルへのアク
セスが為されたとしても、そのプログラム５２によるア
クセスの発生時刻が〔従来の技術〕の項で説明したと同
じ時刻であるとすると、サブチャネル部６５における前
記両アクセスに対する処理は、スロットＴ５までは前記
［従来の技術］の項で説明したところと変わりはない。

スロットＴ６において、開始されているＤＭＡ転送に対
するＳＳアクセス要求信号ＲＥＱＤがＳＳアクセス制御
部７．３から発生されるが、この時刻にレジスタアクセ
ス制御部６３からのＳＳアクセス要求抑止信号ＲＥＱｉ
Ｈがアンド回路８２に供給されて来ているから、前記Ｓ
Ｓアクセス要求信号ＲＥＱＤは、アンド回路８２から出
力されて行かない。そのＳＳアクセス要求信号ＲＥＱＤ
が出力されて行っていないことを線８２０を経て受は取
るＳＳアクセス制御部７３は、従来とは異なってＳＳア
クセス要求信号ＲＥＱＤを次のスロットＴ７までの２ス
ロツト期間の間出力する。

しかし、レジスタアクセス制御部６３における動作タイ
ミングに従来のレジスタアクセス制御部６２（第７図参
照）との間に差異はないから、レジスタアクセス制御部
６３におけるライト信号ＡＲＩＷの送出は、従来と同様
にスロワ）Ｔ８において行なわれる。

従って、スロットＴ８において組み立てられたアドレス
、即ちレジスタライトバッファ５８にスロットＴ７にお
いてセットされた上位ハイド（Ａ、。

−Ｈ）と、スロットＴ７においてプロセッサ５２からロ
ーカルパス５３を経て転送されて来た下位バイト（Ａｎ
−Ｌ）とを結合して成るアドレスＡ７は、スロットＴ８
においてアドレスレジスタ（ＡＲｌ）１０２＋にセット
される（第５図の３９２参照）。

一方、ＳＳアクセス制御部７３におけるＳＳアクセス要
求信号ＲＥＱＤの送出が、次のスロットＴ７となったこ
とにより、従来のＳＳアクセス制御部６８からのリード
信号ＤＭＡ０Ｒ５及びライト信号ＤＭＡ０Ｗの送出は、
それぞれ１スロツトだけ遅れてスロットＴ８、及びスロ
ットＴ９において行なわれる。従って、アドレス更新部
１０６で更新されたアドレスＡ１＋２は、ライトマルチ
プレクサ１０１を経てスロットＴ９においてアドレスレ
ジスタ（ＡＲＩ）１０２．にセットされる（第５図の３
．７０，３７２，３７６．３８２参照）。

かくして、たとえ、ＤＭＡ転送中のサブチャネルＣＨＯ
においてライトマルチプレクサ（ライトＭＰＸ−Ａ）１
０１の使用が必要とされていたとしても、ライトマルチ
プレクサ（ライトＭＰＸ−Ａ）１０１を介してのアドレ
スレジスタ（ＡＲＯ）１０２゜へのセットを少しも妨げ
ることなしに、サブチャネルＣＨＩを用いてのＤＭＡ転
送を行なうための先頭アドレスをサブチャネルＣＨＩに
割り当てられているアドレスレジスタ（ＡＰＩ）１０２
１にセットすることが出来る。

このアドレスについての関係は、転送ハイド数基回路に
ついても、同様である。その説明は省略する（第５図の
３７０，３７４，３７８，３８４参照）。

又、前述したところの関係は、前記２つのサブチャネル
の一方、例えばシステム記憶装置５６から入出力装置５
４．へのＤＭＡロード転送に使用されている状態におい
て、プロセッサ５２によるデータライト動作とが競合す
る場合も同じである。

それ故、前述のようなアクセス競合が生じたとしても、
従来のように２つのマルチプレクサ１００゜、１００＋
を設けなくても、そのアクセス競合を１つのマルチプレ
クサ１０１で回避することが出来る。従って、一方のサ
ブチャネルが使用中にあるときに他方のサブチャネルへ
のアクセスが生じたときでも、それらのアクセス競合か
ら生ずる性能低下は生じない。

又、アドレスレジスタ１０２０．１０２３、及びバイト
カウントレジスタ１１０゜、１１０．のリード系につい
ては、これらレジスタから、それぞれリードマルチプレ
クサ（リードＭＰＸ）１１９への接続でなく、リードマ
ルチプレクサ（リードＭＰＸ−Ａ）１０５、及びリード
マルチプレクサ（リードＭＰＸ−Ｂ）１１３の出力をリ
ードマルチプレクサ（リードＭＰＸ）１１９へ接続する
ようにしたので、リードマルチプレクサ（リードＭＰＸ
）１１９のハードウェア量を削減し得るし、前記接続の
ための配線量も削減し得る。これらは、ライト側のマル
チプレクサの単一化と相まってそれら回路を半導体基板
上に形成する場合に要する基板領域が少なくて済む。

〔発明の効果〕

以上述べたところから明らかなように本発明によれば、
プロセッサの制御の下に未使用サブチャネル対応のアク
セス制御データ保持回路へのアクセス制御データの転送
がＤＭＡ転送中に生じたとしても、各サブチャネルに共
通な選択回路において前記未使用サブチャネル対応のア
クセス制御データ保持回路へのアクセス制御データの転
送を先行させた後に、ＤＭＡ転送中サブチャネルについ
て更新されたアクセス制御データの、ＤＭＡ転送中サブ
チャネル対応のアクセス制御データ保持回路への転送を
共通な選択回路に生ぜしめるようにしたので、各サブチ
ャネル毎に選択回路を設けずにハードウェアを少なくし
て、システム性能の低下を生じさせるアクセス競合を回
避することが出来る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例のＤＭＡ制御装置の構成図、 第３図はサブチャネル部のアドレス系回路の構成図、 第４図は本発明の一実施例のレジスタアクセス制御部の
詳細図、 第５図は本発明の一実施例でのＤＭＡストア転送及びプ
ロセッサライトアクセスのシーケンスを示す図、 第６図は従来のＤＭＡＩＩ御装置の構成図、第７図は従
来のレジスタアクセス制御部の詳細図、 第８図は従来のサブチャネル部のアドレス系回路の構成
図、 第９図は従来装置でのＤＭＡストア転送及びプロセッサ
ライトアクセスのシーケンスを示す図、第１０図は従来
装置でのＤＭＡロード転送及びプロセッサリードアクセ
スのシーケンスを示す図である。 第１図乃至第４図において、 ２はプロセッサ（プロセッサ５２）、 ４は入出力装置（入出力装置５４゜、５４．）、６はシ
ステム記憶装置（システム記憶装置５６）、８はアドレ
ス保持部（アドレスレジスタ１０２゜。 １０２、）、 １０は転送単位データ数保持回路（バイトカウントレジ
スタ（１１０，，１１０，）、 １２はアドレス更新部（アドレス更新部１０６）、１４
は転送単位データ数更新部（バイトカウント更新部１１
４）、 １６は第１の選択回路（ライトマルチプレクサ１０１）
、 １８は第２の選択回路（ライトマルチプレクサ１０９）
、 ２０は第１の制御部（レジスタアクセス制御部６３）、 ２２は第２の制御部（ＳＳアクセス制御部７３）である
。 ＪＪ乙９月のＡ１１覧プロ・ンフ囚 ＷＤ日００〜１５ 構成国 第３図

Claims (2)

【特許請求の範囲】
1. （１）プロセッサの制御の下に複数の入出力装置とシス
   テム記憶装置との間に形成され得る複数のＤＭＡ転送用
   サブチャネル（以下、サブチャネルと言う。）と、前記
   プロセッサの制御の下にアクセス制御データを保持する
   各サブチャネル毎のアクセス制御データ保持部と、アク
   セス制御データを更新する各サブチャネルに共通のアク
   セス制御データ更新部とを有する情報処理システムにお
   いて、前記プロセッサの制御の下に前記複数のサブチャ
   ネルの内のいずれかのサブチャネルを使用してのＤＭＡ
   転送中に、前記プロセッサの制御の下に未使用サブチャ
   ネルを用いてのＤＭＡ転送の開始に際して、 前記プロセッサによる前記未使用サブチャネル対応のア
   クセス制御データ保持部へのアクセス制御データの転送
   を前記複数のサブチャネルに共通の選択回路に生じさせ
   、 次いで、前記アクセス制御データ更新部で更新されたＤ
   ＭＡ転送中サブチャネルの更新アクセス制御データの、
   該ＤＭＡ転送中サブチャネル対応のアクセス制御データ
   保持部への転送を前記共通の選択回路に生じさせること
   を特徴とするＤＭＡ転送制御方法。
2. （２）プロセッサ（２）の制御の下に複数の入出力装置
   （４）とシステム記憶装置（６）との間に形成され得る
   複数のＤＭＡ転送用サブチャネル（以下、サブチャネル
   と言う。）と、前記プロセッサ（２）の制御の下にアド
   レスデータを保持する各サブチャネル毎のアドレス保持
   部（８）及び転送単位データ数を保持する各サブチャネ
   ル毎の転送単位データ数保持部（１０）と、アドレスデ
   ータを更新する各サブチャネルに共通のアドレス更新部
   （１２）及び転送単位データ数を更新する各サブチャネ
   ルに共通の転送単位データ数更新部（１４）とを有する
   情報処理システムにおいて、アドレスデータを前記アド
   レス保持部（８）へ転送する前記複数のサブチャネルに
   共通の第１の選択回路（１６）と、 転送単位データ数を転送単位データ数保持部（１０）へ
   転送する前記複数のサブチャネルに共通の第２の選択回
   路（１８）と、 前記プロセッサ（２）による未使用サブチャネル対応の
   アドレス保持部（８）及び転送単位データ数保持部（１
   ０）へのアクセスが生じたとき、前記プロセッサ（２）
   から転送されて来たアドレスデータ及び転送単位データ
   数の前記未使用サブチャネル対応のアドレス保持部（８
   ）及び転送単位データ数保持部（１０）への転送を前記
   第１の選択回路（１６）及び第２の選択回路（１８）に
   生じさせる第１の制御部（２０）と、 ＤＭＡ転送中サブチャネルの前記共通のアドレス更新部
   （１２）及び転送単位データ数更新部（１４）からの各
   更新データの、当該ＤＭＡ転送中サブチャネル対応のア
   ドレス保持部（８）及び転送単位データ数保持部（１０
   ）への転送を前記第１の制御部（２０）による転送制御
   後に前記第１の選択回路（１６）及び第２の選択回路（
   １８）に生じさせる第２の制御部（２２）とを設けたこ
   とを特徴とするＤＭＡ転送制御方式。