JPH041528B2 - - Google Patents
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- JPH041528B2 JPH041528B2 JP58216448A JP21644883A JPH041528B2 JP H041528 B2 JPH041528 B2 JP H041528B2 JP 58216448 A JP58216448 A JP 58216448A JP 21644883 A JP21644883 A JP 21644883A JP H041528 B2 JPH041528 B2 JP H041528B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/42—Sequential comparisons in series-connected stages with no change in value of analogue signal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
〔技術分野〕
本発明は信号をアナログ表示からデジタル表示
に変換するさらにより正確にいえばまるめられた
10進法の値に変換する電気信号変換に関するもの
である。 モデム（変調装置／復調装置）受信装置は、受
信した信号をデジタルで処理し、それからデジタ
ルデータを導出するマイクロプロセツサから成り
立つている。モデム受信装置の入力での信号はア
ナログ形式なので、マイクロプロセツサで処理さ
れる前にデジタルに変換されなければならない。 その変換は受信装置の入力と受信した信号のデ
ジタル処理作業を分担するマイクロプロセツサの
その部分の入力との間にアナログ・デジタル変換
器（ADC）を挿入することによつて行われる。 Ｎビツトのワードについてデジタル処理作業が
行われる時、ADC変換器は一般的に（Ｎ＋１）
ビツトのワードを供給するがそれは次にＮビツト
のワードにまるめられるものと考えられている。
このいわゆるまるめ処理という作業は、一般的に
プロセツサ信号によつて遂行される。それまでに
＋1/2のデジタル値がADC変換器によつて供給さ
れたそれぞれのＮ＋１ビツトのワードに加えられ
る。その作業の結果はＮビツトに切捨てられる。 モデムは高速で作動しているのですべてこれ等
の作業は、できるだけ短い一瞬の間に完了されな
ければならない。事実、受信されたアナログ信号
はモデム作動速度と相関関係にある周波数で抽出
されなければならない。次に各々の抽出されたも
ののデジタル形式への変換は、次の抽出が行われ
る前に遂行され完結されていなければならない。
さて、ADC変換器そのもの以外の信号マイクロ
プロセツサで遂行されたまるめ処理は、いくつか
の連続するステツプを含んでいる訳である。まず
ADC変換器はマイクロプロセツサに割り込み要
求を送る。高速作動のモデムにとつて、すべての
信号処理作業をやらなければならないマイクロプ
ロセツサによる作業負荷の為に、その形成後の２
マイクロ秒以前には割り込み要求が満足させられ
ない事は珍らしい事ではない。その上、マイクロ
プロセツサは割り込み要求を処理するのに即ち、
ADC変換器によつて供給される抽出信号のＮ＋
１ビツトのデジタル値に＋1/2を加え、桁あふれ
を調べ、それから加算結果のＮ−ビツトワードへ
の切捨てを含む所謂まるめ作業を遂行するのに
20μs足らずの時間しか有していない。 その結果それ自身でまるめ作業を遂行できるア
ナログ・デジタル変換器を使用すれば、マイクロ
プロセツサをいくつかの作業から解放することが
できるであろう。後者は、それぞれの抽出信号を
処理するのに約20μs余分に持つことになろう。 〔従来技術〕 第１図には、アナログ信号をまるめられたデジ
タル値に変換するのに組込まれている従来の作業
を集大成した略ブロツク図が示されている。デジ
タルに変換されるべき信号のサンプルX(o)（ｎは
受信されたサンプルの流れの中のサンプルの配列
の指数である）は、比較機構１０にかけられる。
比較機構１０の出力は論理装置１２を制御する。
論理装置１２はサンプルX(o)の近似デジタル値の
代表である（Ｎ＋１）ビツトを供給する。その値
は、比較機構に再導入される前にＤ／Ａ変換器１
４の中で再びアナログ値に変換される10、12およ
び14という要素から構成されるアンブリは、連続
的近似化の末、比較機構１０の二つの入力の間の
相違を減らして、即ちX(o)をできるだけ高い精度
でありかつ（Ｎ＋１）ビツトから成り立つデジタ
ル値X^(o)に変換しようとする。そのデジタル値
X^(o)に対して（1/2）Nに等しいエレメントが加算
機構１６の中でX^(o)値に加算される。この加算の
結果は次に装置１８に供給されそこで最小有効ビ
ツト（LSB）を除去し、それによつてまるめら
れたＮビツトの値X^′(o)をつくりだす。 上に挙げられた装置には、いくつかの欠点があ
ることは銘記されなければならない。より特定的
にいえば、（Ｎ＋１）ビツトにコード化されたエ
レメントX^(o)を供給するための繰返しには（Ｎ＋
１）のステツプを含んでいる。 一方、まるめ作業は補助回路または補助処理力
をマイクロプロセツサ内部にもつことを必要とす
る。 〔本発明〕 本発明の目的はまるめられた結果を直接探索す
ることによつてその様な欠点をもたない変換器を
つくることである。 まず、その結果は1/2に等しい基数を持ちかつ
（Ｎ＋１）のエレメントを含んだ等比級数で表現
されるべきであるということは予測される。従つ
て次の様に表わすことができる： X(o)VM／２〔−k0＋k1（１／２）＋k2（１／２）
2＋…＋k(N-1)（１／２）N-1＋kN（１／２）N(1) 但しki＝０または１ ｉ＝０、１…、Ｎ VMは測定さるべきサンプルの最大アナログ値
の代表。 シリーズk0、k1…kNはコード化のエラーを考
えない場合のコード化されたサンプル＾Ｘ(o)におけ
る（Ｎ＋１）ビツトの代表である。 （1/2）Nの余剰を持つ演算結果をまるめようと
するなら、処理の最初に測定しようとするX(o)の
アナログ値に（VM／２）（1/2）Nを加えることに
なる。かくてエレメントX′(o)＝Xo＋VM／２・
（１／２）Nとなる。 ゆえに二分法的手法を適用し、連続的近似化で
(1)式の係数Kiを確定することができる。ゆえに次
の表現が得られる。 X′(0)VM／２〔−k′0＋k′1（１／２）＋
…＋k′(N-1)（１／２）N-1〕(2) ｉ＝０から（Ｎ−１）の場合のエレメントk′i
はＮの探索されたビツトの代表である。 第１表は最小有効ビツトが1/2の重さを持つ５
ビツトでコード化された２つの補数表である。
に変換するさらにより正確にいえばまるめられた
10進法の値に変換する電気信号変換に関するもの
である。 モデム（変調装置／復調装置）受信装置は、受
信した信号をデジタルで処理し、それからデジタ
ルデータを導出するマイクロプロセツサから成り
立つている。モデム受信装置の入力での信号はア
ナログ形式なので、マイクロプロセツサで処理さ
れる前にデジタルに変換されなければならない。 その変換は受信装置の入力と受信した信号のデ
ジタル処理作業を分担するマイクロプロセツサの
その部分の入力との間にアナログ・デジタル変換
器（ADC）を挿入することによつて行われる。 Ｎビツトのワードについてデジタル処理作業が
行われる時、ADC変換器は一般的に（Ｎ＋１）
ビツトのワードを供給するがそれは次にＮビツト
のワードにまるめられるものと考えられている。
このいわゆるまるめ処理という作業は、一般的に
プロセツサ信号によつて遂行される。それまでに
＋1/2のデジタル値がADC変換器によつて供給さ
れたそれぞれのＮ＋１ビツトのワードに加えられ
る。その作業の結果はＮビツトに切捨てられる。 モデムは高速で作動しているのですべてこれ等
の作業は、できるだけ短い一瞬の間に完了されな
ければならない。事実、受信されたアナログ信号
はモデム作動速度と相関関係にある周波数で抽出
されなければならない。次に各々の抽出されたも
ののデジタル形式への変換は、次の抽出が行われ
る前に遂行され完結されていなければならない。
さて、ADC変換器そのもの以外の信号マイクロ
プロセツサで遂行されたまるめ処理は、いくつか
の連続するステツプを含んでいる訳である。まず
ADC変換器はマイクロプロセツサに割り込み要
求を送る。高速作動のモデムにとつて、すべての
信号処理作業をやらなければならないマイクロプ
ロセツサによる作業負荷の為に、その形成後の２
マイクロ秒以前には割り込み要求が満足させられ
ない事は珍らしい事ではない。その上、マイクロ
プロセツサは割り込み要求を処理するのに即ち、
ADC変換器によつて供給される抽出信号のＮ＋
１ビツトのデジタル値に＋1/2を加え、桁あふれ
を調べ、それから加算結果のＮ−ビツトワードへ
の切捨てを含む所謂まるめ作業を遂行するのに
20μs足らずの時間しか有していない。 その結果それ自身でまるめ作業を遂行できるア
ナログ・デジタル変換器を使用すれば、マイクロ
プロセツサをいくつかの作業から解放することが
できるであろう。後者は、それぞれの抽出信号を
処理するのに約20μs余分に持つことになろう。 〔従来技術〕 第１図には、アナログ信号をまるめられたデジ
タル値に変換するのに組込まれている従来の作業
を集大成した略ブロツク図が示されている。デジ
タルに変換されるべき信号のサンプルX(o)（ｎは
受信されたサンプルの流れの中のサンプルの配列
の指数である）は、比較機構１０にかけられる。
比較機構１０の出力は論理装置１２を制御する。
論理装置１２はサンプルX(o)の近似デジタル値の
代表である（Ｎ＋１）ビツトを供給する。その値
は、比較機構に再導入される前にＤ／Ａ変換器１
４の中で再びアナログ値に変換される10、12およ
び14という要素から構成されるアンブリは、連続
的近似化の末、比較機構１０の二つの入力の間の
相違を減らして、即ちX(o)をできるだけ高い精度
でありかつ（Ｎ＋１）ビツトから成り立つデジタ
ル値X^(o)に変換しようとする。そのデジタル値
X^(o)に対して（1/2）Nに等しいエレメントが加算
機構１６の中でX^(o)値に加算される。この加算の
結果は次に装置１８に供給されそこで最小有効ビ
ツト（LSB）を除去し、それによつてまるめら
れたＮビツトの値X^′(o)をつくりだす。 上に挙げられた装置には、いくつかの欠点があ
ることは銘記されなければならない。より特定的
にいえば、（Ｎ＋１）ビツトにコード化されたエ
レメントX^(o)を供給するための繰返しには（Ｎ＋
１）のステツプを含んでいる。 一方、まるめ作業は補助回路または補助処理力
をマイクロプロセツサ内部にもつことを必要とす
る。 〔本発明〕 本発明の目的はまるめられた結果を直接探索す
ることによつてその様な欠点をもたない変換器を
つくることである。 まず、その結果は1/2に等しい基数を持ちかつ
（Ｎ＋１）のエレメントを含んだ等比級数で表現
されるべきであるということは予測される。従つ
て次の様に表わすことができる： X(o)VM／２〔−k0＋k1（１／２）＋k2（１／２）
2＋…＋k(N-1)（１／２）N-1＋kN（１／２）N(1) 但しki＝０または１ ｉ＝０、１…、Ｎ VMは測定さるべきサンプルの最大アナログ値
の代表。 シリーズk0、k1…kNはコード化のエラーを考
えない場合のコード化されたサンプル＾Ｘ(o)におけ
る（Ｎ＋１）ビツトの代表である。 （1/2）Nの余剰を持つ演算結果をまるめようと
するなら、処理の最初に測定しようとするX(o)の
アナログ値に（VM／２）（1/2）Nを加えることに
なる。かくてエレメントX′(o)＝Xo＋VM／２・
（１／２）Nとなる。 ゆえに二分法的手法を適用し、連続的近似化で
(1)式の係数Kiを確定することができる。ゆえに次
の表現が得られる。 X′(0)VM／２〔−k′0＋k′1（１／２）＋
…＋k′(N-1)（１／２）N-1〕(2) ｉ＝０から（Ｎ−１）の場合のエレメントk′i
はＮの探索されたビツトの代表である。 第１表は最小有効ビツトが1/2の重さを持つ５
ビツトでコード化された２つの補数表である。
【表】
この様な表を使えば、補助手段を使つて、入力
サンプルに（VM／２）（1/2）Nの値を加える必要
はないということは銘記すべきである。事実、
Ｄ／Ａ変換器１４の入力側を（Ｎ＋１）ビツトに
しておけばこれで充分なのである。二分法的処理
が終れば、Ｎの最大有効ビツト（MSB）は得ら
れた演算結果から入手できることになり、そのこ
とは第２図の略ブロツク図へと導くのである。 サンプルX(o)は比較機構２０の入力側に供給さ
れる。その比較機構の出力は（Ｎ＋１）ビツトで
作動している論理装置LOG２２を制御する。論
理装置２２から供給された（Ｎ＋１）ビツトは、
それ自身が（Ｎ＋１）ビツトで作動し比較機構の
第２番目の入力を供給するＤ／Ａ変換器に供給さ
れる。二分法的処理が終れば（Ｎステツプで完
了）、Ｎ（MSB）のみが捜索されたまるめられた
エレメントX^′(o)を表わすために保留される。 第３図は論理装置２２の中に組込まれている二
分法的コード化処理の略図である。 サンプルX(o)が処理され始めると、第２図の装
置は論理装置２２によつて用意された（Ｎ＋１）
ビツトを“１”に強制することによつて開始され
る。その値はＤ／Ａ変換器２４によつてアナログ
形式に変換され比較機構２０の入力側にフイード
バツクされる。比較機構２０内部の比較の結果が
正であるか負であるかにより、従来方法通り
MSBは“０”か“１”かに強制される。しかし、
この作業と共に、論理装置はMSBの右隣りのビ
ツトを強制的に“０”にしてしまう。比較機構２
０の中で行われた比較は、この新しく（Ｎ＋１）
ビツトでコード化されたX^(o)の値でもとに戻る。
比較の結果は、条件付きでとのすぐ右隣りのビツ
トが“０”に強制的に変えられたので既に強制さ
れていたビツトを規定するのに用いられる。そこ
でコード化されたサンプルX(o)のＮビツトでまる
められたデジタル値は比較機構２０のＮサイクル
で決定されたと述べることができる。一言でいえ
ば、サンプルX(o)を２の補数として表現されたま
るめられたカード化された値にコード化するコー
ド化過程では、（Ｎ＋１）ビツトワードのすべて
のビツトはまず“１”に強制される。そこで、反
復過程の最初のステツプでこの（Ｎ＋１）ビツト
のワードのアナログ表示は、（Ｎ＋１）ビツトワ
ードのMSB（最左端のビツト）に与えられるべき
二進法の値を条件付きで決めるためにサンプル
X(o)と比較される。条件付きで決定されたビツト
の直ぐ右隣りのビツトは無条件で“０”にさせら
れる。これで新しい（Ｎ＋１）ビツトのワードが
得られその上で反復過程が再び作動され（第２ス
テツプ）るが、このステツプは新しい（Ｎ＋１）
ビツトでコード化されたワードをX(o)と比較する
ことから始まる。この比較の結果はそのすぐ右隣
りのビツトが無条件に“０”にされているので、
既に“０”にされているビツトと与えられるべき
二進法の値を条件付きで確定するのに用いられる
という形で継続してＮステツプまで続く、最後に
捜索されたまるめられた結果、即ちX^′(o)はＮステ
ツプの後、その様にして決められた（Ｎ＋１）ビ
ツトのワードのＮ（MSB）を保持することによつ
て得られる。 第４図は本発明によるADCエンコーダの実施
例であり、論理装置２２の作業を詳細に説明して
いる。比較機構２０の出力はＮ個の論理積回路
A0、A1…AN-1の一方の入力部と結合される。他
方の入力即ちクロツク０乃至クロツクＮ−１と記
された、いわゆるクロツク入力は上から下へと時
刻パルスで走査される。A0回路の出力は、符号
フリツプ・フロツプであるフリツプ・フロツプ
FF0のリセツト入力（Ｒ）に接続される。フリツ
プ・フロツプFF0のセツト入力（Ｓ）は開始ライ
ンに接続される。このラインはまた一連のOR論
理回路OR１，OR２…ORN-1の第一の入力に接続
される、これらOR回路のそれぞれの第二の入力
はA1乃至AN-1のAND回路の中の一つの出力に接
続される。OR1からORN-1までのこれらOR回路
のそれぞれの出力は、FF1′、FF2、…FFN-1のフ
リツプ・フロツプ回路の入力Ｓに接続される。
FF1からFFN-1までのフリツプ・フロツプ回路の
リセツト入力Ｒは、それぞれクロツク０乃至クロ
ツクＮ−２の入力に接続される。最後に恒常的に
“１”に等しいビツト（二進法ワードX^(o)のビツ
トKN）を供給する様に一本の直接ラインが＋Ｖ
の電圧源に接続される。FF0からFFN-1までのフ
リツプ・フロツプ回路の正常な論理出力および恒
常的に論理レベル１に維持されているラインkN
＝１は、Ｄ／Ａ変換器２４の入力に接続され、そ
の出力は比較機構２０の二つの入力の内の一つに
接続される。フリツプ・フロツプ回路（FF0、
FF1…、FFN-1のセツトは、本発明によるアナロ
グ・デジタル変換器の出力レジスタ（ADCレジ
スタ）を含む。このレジスタは求められるＮ有効
ビツトを収納するためのものである。上述のＮビ
ツトは、より詳しくいえばフリツプ・フロツプ
FF0のいわゆる符号ビツトを含んでいる。連続近
似化変換処理の作業中は、それぞれの（Ｎ＋１）
ビツトでまるめられた値のＮのMSBは出力レジ
スタの中に記憶される。 第５図は、時間の面からみた変換処理の進行状
況を説明する図面である。第１列（最左端列）
は、出力レジスタ（ADCレジスタ）のいろいろ
な段階と変換器の出力レジスタに含まれていない
KN段階を説明する。始めは出力レジスタのそれ
ぞれの段階は未定状態であると仮定する（Ｙ）。
サンプルS(o)の変換作業は開始ライン（第４図参
照）に開始パルスが生じた時に始まり、ビツト
“１”をADCレジスタのそれぞれの段階に与え
る。変換器２４の入力はそのゆえに（Ｎ＋１）ビ
ツトの長いワードX^(1) (o)を受けるが、ここではビツ
トはすべて“１”に等しい。このワードの再び形
成されたアナログ値、即ちX〓(1) (o)は、比較機構２０
を入力に入れられる。クロツク０の時刻パルスが
ANDのゲートA0の入力に入れられるとすぐ変換
周期の第１段階（段階１）が、ADC変換器の中
で始まる。このパルスは無条件でフリツプ・フロ
ツプFF1をリセツトする、換言すればk′を“０”
にする。さらにX〓(1) (o)とX(o)の間の差異が正である
か負であるかにより比較機構２０の出力は“１”
になるが“０”になるかする。比較機構の出力が
“１”の場合、フリツプ・フロツプFF0はリセツ
トされるがこれは条件付きリセツト（CRST）に
対応する。 そこでＤ／Ａ変換器の入力は（Ｎ＋１）ビツト
の一つのワード、即ちX(o)のコード化された値の
最初の（Ｎ＋１）ビツトで近似化されたものの代
表であるX^(2) (o)なる値を受ける。それに対応するア
ナログ値X〓(2) (o)が比較機構２０の入力に入れられ
る。時刻パルスクロツク１がゲートA1の入力に
与えられるとすぐ変換周期の第２段階（段階２）
が始まる。フリツプ・フロツプFF2はリセツトさ
れる。（K′2＝０）。比較機構２０の中で行われた
X〓(2) (o)とX(o)との比較の結果は、フリツプ・フロツ
プFF1の入力“Ｓ”（所謂セツト入力）に入れら
れる。それ故そのフリツプ・フロツプは、図面の
中でCSとして略図的に示されている様に条件付
きで起動される。フリツプ・フロツプFF0の内容
は変化を受けず第５図ではＸの記号で示されてい
る。上記の如く開示された手続きは、ゲートA0、
A1…AN-1の入力を連続して走査する時刻パルス
によつて段階を結んで遂行される。 変換周期のおわりには、サンプルX(o)の探索さ
れたまるめられた表現の値、X′(o)により指定され
たまるめられた値はレジスタ（ADCレジスタ）
の中に求められる。そして、出力レジスタはビツ
ト、いわゆる符号ビツトをFF0の中に、そしてそ
の他の有効な（Ｎ−１）ビツトをFF1からFFN-1
までのフリツプ・フロツプの中に記憶している。
変換周期の終りは、kNとクロツクパルスCLKNと
の間の論理の組合せＡ Ｎ Ｄを引出す回路Ａの出力
において論理レベルが“０”に等しくなつた時に
信号が出される。
サンプルに（VM／２）（1/2）Nの値を加える必要
はないということは銘記すべきである。事実、
Ｄ／Ａ変換器１４の入力側を（Ｎ＋１）ビツトに
しておけばこれで充分なのである。二分法的処理
が終れば、Ｎの最大有効ビツト（MSB）は得ら
れた演算結果から入手できることになり、そのこ
とは第２図の略ブロツク図へと導くのである。 サンプルX(o)は比較機構２０の入力側に供給さ
れる。その比較機構の出力は（Ｎ＋１）ビツトで
作動している論理装置LOG２２を制御する。論
理装置２２から供給された（Ｎ＋１）ビツトは、
それ自身が（Ｎ＋１）ビツトで作動し比較機構の
第２番目の入力を供給するＤ／Ａ変換器に供給さ
れる。二分法的処理が終れば（Ｎステツプで完
了）、Ｎ（MSB）のみが捜索されたまるめられた
エレメントX^′(o)を表わすために保留される。 第３図は論理装置２２の中に組込まれている二
分法的コード化処理の略図である。 サンプルX(o)が処理され始めると、第２図の装
置は論理装置２２によつて用意された（Ｎ＋１）
ビツトを“１”に強制することによつて開始され
る。その値はＤ／Ａ変換器２４によつてアナログ
形式に変換され比較機構２０の入力側にフイード
バツクされる。比較機構２０内部の比較の結果が
正であるか負であるかにより、従来方法通り
MSBは“０”か“１”かに強制される。しかし、
この作業と共に、論理装置はMSBの右隣りのビ
ツトを強制的に“０”にしてしまう。比較機構２
０の中で行われた比較は、この新しく（Ｎ＋１）
ビツトでコード化されたX^(o)の値でもとに戻る。
比較の結果は、条件付きでとのすぐ右隣りのビツ
トが“０”に強制的に変えられたので既に強制さ
れていたビツトを規定するのに用いられる。そこ
でコード化されたサンプルX(o)のＮビツトでまる
められたデジタル値は比較機構２０のＮサイクル
で決定されたと述べることができる。一言でいえ
ば、サンプルX(o)を２の補数として表現されたま
るめられたカード化された値にコード化するコー
ド化過程では、（Ｎ＋１）ビツトワードのすべて
のビツトはまず“１”に強制される。そこで、反
復過程の最初のステツプでこの（Ｎ＋１）ビツト
のワードのアナログ表示は、（Ｎ＋１）ビツトワ
ードのMSB（最左端のビツト）に与えられるべき
二進法の値を条件付きで決めるためにサンプル
X(o)と比較される。条件付きで決定されたビツト
の直ぐ右隣りのビツトは無条件で“０”にさせら
れる。これで新しい（Ｎ＋１）ビツトのワードが
得られその上で反復過程が再び作動され（第２ス
テツプ）るが、このステツプは新しい（Ｎ＋１）
ビツトでコード化されたワードをX(o)と比較する
ことから始まる。この比較の結果はそのすぐ右隣
りのビツトが無条件に“０”にされているので、
既に“０”にされているビツトと与えられるべき
二進法の値を条件付きで確定するのに用いられる
という形で継続してＮステツプまで続く、最後に
捜索されたまるめられた結果、即ちX^′(o)はＮステ
ツプの後、その様にして決められた（Ｎ＋１）ビ
ツトのワードのＮ（MSB）を保持することによつ
て得られる。 第４図は本発明によるADCエンコーダの実施
例であり、論理装置２２の作業を詳細に説明して
いる。比較機構２０の出力はＮ個の論理積回路
A0、A1…AN-1の一方の入力部と結合される。他
方の入力即ちクロツク０乃至クロツクＮ−１と記
された、いわゆるクロツク入力は上から下へと時
刻パルスで走査される。A0回路の出力は、符号
フリツプ・フロツプであるフリツプ・フロツプ
FF0のリセツト入力（Ｒ）に接続される。フリツ
プ・フロツプFF0のセツト入力（Ｓ）は開始ライ
ンに接続される。このラインはまた一連のOR論
理回路OR１，OR２…ORN-1の第一の入力に接続
される、これらOR回路のそれぞれの第二の入力
はA1乃至AN-1のAND回路の中の一つの出力に接
続される。OR1からORN-1までのこれらOR回路
のそれぞれの出力は、FF1′、FF2、…FFN-1のフ
リツプ・フロツプ回路の入力Ｓに接続される。
FF1からFFN-1までのフリツプ・フロツプ回路の
リセツト入力Ｒは、それぞれクロツク０乃至クロ
ツクＮ−２の入力に接続される。最後に恒常的に
“１”に等しいビツト（二進法ワードX^(o)のビツ
トKN）を供給する様に一本の直接ラインが＋Ｖ
の電圧源に接続される。FF0からFFN-1までのフ
リツプ・フロツプ回路の正常な論理出力および恒
常的に論理レベル１に維持されているラインkN
＝１は、Ｄ／Ａ変換器２４の入力に接続され、そ
の出力は比較機構２０の二つの入力の内の一つに
接続される。フリツプ・フロツプ回路（FF0、
FF1…、FFN-1のセツトは、本発明によるアナロ
グ・デジタル変換器の出力レジスタ（ADCレジ
スタ）を含む。このレジスタは求められるＮ有効
ビツトを収納するためのものである。上述のＮビ
ツトは、より詳しくいえばフリツプ・フロツプ
FF0のいわゆる符号ビツトを含んでいる。連続近
似化変換処理の作業中は、それぞれの（Ｎ＋１）
ビツトでまるめられた値のＮのMSBは出力レジ
スタの中に記憶される。 第５図は、時間の面からみた変換処理の進行状
況を説明する図面である。第１列（最左端列）
は、出力レジスタ（ADCレジスタ）のいろいろ
な段階と変換器の出力レジスタに含まれていない
KN段階を説明する。始めは出力レジスタのそれ
ぞれの段階は未定状態であると仮定する（Ｙ）。
サンプルS(o)の変換作業は開始ライン（第４図参
照）に開始パルスが生じた時に始まり、ビツト
“１”をADCレジスタのそれぞれの段階に与え
る。変換器２４の入力はそのゆえに（Ｎ＋１）ビ
ツトの長いワードX^(1) (o)を受けるが、ここではビツ
トはすべて“１”に等しい。このワードの再び形
成されたアナログ値、即ちX〓(1) (o)は、比較機構２０
を入力に入れられる。クロツク０の時刻パルスが
ANDのゲートA0の入力に入れられるとすぐ変換
周期の第１段階（段階１）が、ADC変換器の中
で始まる。このパルスは無条件でフリツプ・フロ
ツプFF1をリセツトする、換言すればk′を“０”
にする。さらにX〓(1) (o)とX(o)の間の差異が正である
か負であるかにより比較機構２０の出力は“１”
になるが“０”になるかする。比較機構の出力が
“１”の場合、フリツプ・フロツプFF0はリセツ
トされるがこれは条件付きリセツト（CRST）に
対応する。 そこでＤ／Ａ変換器の入力は（Ｎ＋１）ビツト
の一つのワード、即ちX(o)のコード化された値の
最初の（Ｎ＋１）ビツトで近似化されたものの代
表であるX^(2) (o)なる値を受ける。それに対応するア
ナログ値X〓(2) (o)が比較機構２０の入力に入れられ
る。時刻パルスクロツク１がゲートA1の入力に
与えられるとすぐ変換周期の第２段階（段階２）
が始まる。フリツプ・フロツプFF2はリセツトさ
れる。（K′2＝０）。比較機構２０の中で行われた
X〓(2) (o)とX(o)との比較の結果は、フリツプ・フロツ
プFF1の入力“Ｓ”（所謂セツト入力）に入れら
れる。それ故そのフリツプ・フロツプは、図面の
中でCSとして略図的に示されている様に条件付
きで起動される。フリツプ・フロツプFF0の内容
は変化を受けず第５図ではＸの記号で示されてい
る。上記の如く開示された手続きは、ゲートA0、
A1…AN-1の入力を連続して走査する時刻パルス
によつて段階を結んで遂行される。 変換周期のおわりには、サンプルX(o)の探索さ
れたまるめられた表現の値、X′(o)により指定され
たまるめられた値はレジスタ（ADCレジスタ）
の中に求められる。そして、出力レジスタはビツ
ト、いわゆる符号ビツトをFF0の中に、そしてそ
の他の有効な（Ｎ−１）ビツトをFF1からFFN-1
までのフリツプ・フロツプの中に記憶している。
変換周期の終りは、kNとクロツクパルスCLKNと
の間の論理の組合せＡ Ｎ Ｄを引出す回路Ａの出力
において論理レベルが“０”に等しくなつた時に
信号が出される。
第１図はまるめアナログ・デジタル変換機能の
完成に組込まれる従来手段の略ブロツク図、第２
図は本発明の略ブロツク図、第３図は本発明の二
分コード化処理方法の略図、第４図は本発明によ
るエンコーダの実施例、第５図は時間の点から見
た本発明の変換手続きを説明する図面である。 ２０……比較機構、２２……論理装置、２４…
…Ｄ／Ａ変換器。
完成に組込まれる従来手段の略ブロツク図、第２
図は本発明の略ブロツク図、第３図は本発明の二
分コード化処理方法の略図、第４図は本発明によ
るエンコーダの実施例、第５図は時間の点から見
た本発明の変換手続きを説明する図面である。 ２０……比較機構、２２……論理装置、２４…
…Ｄ／Ａ変換器。
Claims (1)
- 【特許請求の範囲】 １ Ｎビツトのまるめられたコード化された値を
与えるアナログ・デジタル変換器であて、 デジタルに変換されるべきアナログ信号のサン
プルが供給される第一の入力端子を有する比較機
構と、 上記の比較機構の出力に接続されＮビツト長の
デジタル値を提供し、且つ（Ｎ＋１）桁目のビツ
ト位置に１に等しいビツトを常に付加することに
より（Ｎ＋１）ビツト長のデジタル値を提供する
論理装置と、 上記論理装置の出力に接続され（Ｎ＋１）ビツ
ト長のデジタル値をアナログ値に変換して上記比
較機構の第二の入力端子へ供給するデジタル・ア
ナログ変換器と、 上記論理装置の出力の上位Ｎ桁から夫々のビツ
トを出力として取り出す手段と、 を含みＮビツトのまるめられたデジタル値を与え
るアナログ・デジタル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP824300461 | 1982-12-28 | ||
| EP82430046A EP0112428B1 (fr) | 1982-12-28 | 1982-12-28 | Convertisseur analogique/numérique |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123316A JPS59123316A (ja) | 1984-07-17 |
| JPH041528B2 true JPH041528B2 (ja) | 1992-01-13 |
Family
ID=8189993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58216448A Granted JPS59123316A (ja) | 1982-12-28 | 1983-11-18 | アナログ・デジタル変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4553128A (ja) |
| EP (1) | EP0112428B1 (ja) |
| JP (1) | JPS59123316A (ja) |
| DE (1) | DE3276991D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE904913A (nl) * | 1986-06-13 | 1986-12-15 | Bell Telephone Mfg | Data overdrachtsysteem. |
| GB9014679D0 (en) * | 1990-07-02 | 1990-08-22 | Sarnoff David Res Center | Sequential successive approximation a/d converter |
| JP3199371B2 (ja) * | 1990-07-30 | 2001-08-20 | 松下電器産業株式会社 | 丸め装置 |
| US5103230A (en) * | 1991-04-02 | 1992-04-07 | Burr-Brown Corporation | Precision digitized current integration and measurement circuit |
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| JP3162571B2 (ja) * | 1994-04-28 | 2001-05-08 | 株式会社東芝 | Ｄ／ａ変換回路及びこれを用いたａ／ｄ変換回路 |
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| JPS5157157A (en) * | 1974-11-15 | 1976-05-19 | Hitachi Ltd | ad henkanhoshiki |
| JPS559672A (en) * | 1978-07-07 | 1980-01-23 | Matsushita Electric Ind Co Ltd | Preparation of eu-activated tin oxide fluorescent material |
Family Cites Families (5)
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|---|---|---|---|---|
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| FR2396463A1 (fr) * | 1977-06-30 | 1979-01-26 | Ibm France | Circuit pour compenser les decalages du zero dans les dispositifs analogiques et application de ce circuit a un convertisseur analogique-numerique |
| FR2410398A1 (fr) * | 1977-11-28 | 1979-06-22 | Europ Teletransmission | Codeur analogique-numerique a dispositif a transfert de charges et dispositif de transmission utilisant un tel codeur |
-
1982
- 1982-12-28 DE DE8282430046T patent/DE3276991D1/de not_active Expired
- 1982-12-28 EP EP82430046A patent/EP0112428B1/fr not_active Expired
-
1983
- 1983-11-18 JP JP58216448A patent/JPS59123316A/ja active Granted
- 1983-11-25 US US06/555,313 patent/US4553128A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5157157A (en) * | 1974-11-15 | 1976-05-19 | Hitachi Ltd | ad henkanhoshiki |
| JPS559672A (en) * | 1978-07-07 | 1980-01-23 | Matsushita Electric Ind Co Ltd | Preparation of eu-activated tin oxide fluorescent material |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0112428B1 (fr) | 1987-08-12 |
| DE3276991D1 (en) | 1987-09-17 |
| US4553128A (en) | 1985-11-12 |
| EP0112428A1 (fr) | 1984-07-04 |
| JPS59123316A (ja) | 1984-07-17 |
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