JPH04152631A - Semiconductor device - Google Patents
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置に関し、特に、多層アルミニウ
ム配線層の各層が接続孔を通じて接続された半導体装置
に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a semiconductor device, and particularly to a semiconductor device in which each layer of a multilayer aluminum wiring layer is connected through connection holes.
［従来の技術］
半導体装置においては、通常、半導体基板上にトランジ
スタなどの素子（エレメント）が形成される。これらの
素子間には、素子と外部回路との間を電気的に接続する
ために、各種の配線が半導体基板上に形成される。従来
、これらの配線としては、多結晶シリコン膜、高融点金
属膜、高融点金属シリサイド膜、アルミニウム膜やアル
ミニウム合金膜などが用いられてきた。最近、高速性が
要求され、高集積化が図られた半導体装置においては、
配線抵抗を小さくする必要がある。そのため、比抵抗の
小さいアルミニウム膜やアルミニウム合金膜によって形
成されたアルミニウム多層配線構造が半導体装置におい
て必須の配線構造となっている。[Background Art] In a semiconductor device, elements such as transistors are usually formed on a semiconductor substrate. Various types of wiring are formed on the semiconductor substrate between these elements in order to electrically connect the elements and an external circuit. Conventionally, polycrystalline silicon films, high melting point metal films, high melting point metal silicide films, aluminum films, aluminum alloy films, etc. have been used for these wirings. Recently, in semiconductor devices that require high speed performance and are highly integrated,
It is necessary to reduce wiring resistance. Therefore, an aluminum multilayer wiring structure formed of an aluminum film or an aluminum alloy film with low specific resistance has become an essential wiring structure in semiconductor devices.
第６図は、従来のアルミニウム多層配線構造を有する半
導体装置を示した断面図である。第６図を参照して、シ
リコン半導体基板１の上にＤＲＡＭ （Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
セル２がスタックドψセル構造を有するように形成され
ている。このＤＲＡＭセル２の上には、下地絶縁膜３が
形成されている。FIG. 6 is a sectional view showing a semiconductor device having a conventional aluminum multilayer wiring structure. Referring to FIG. 6, a DRAM (Dynamic RAM) is mounted on a silicon semiconductor substrate 1.
Random Access Memory)
The cell 2 is formed to have a stacked ψ cell structure. A base insulating film 3 is formed on this DRAM cell 2 .
この下地絶縁膜３の上には、互いに所定の間隔を隔てて
第１アルミニウム配線層４が形成されている。第１アル
ミニウム配線層４を覆うように、層間絶縁膜５が形成さ
れている。層間絶縁膜５には、接続孔（バイヤ・ホール
（Ｖｉａ−ｈｏｌｅ）あるいはスルー・ホール（Ｔｈｒ
ｏｕｇｈ−ｈｏｌｅ）と呼ばれる）６が形成されている
。第２アルミニウム配線層７は、層間絶縁膜５の上に形
成され、接続孔６を通じて第１アルミニウム配線層４に
接続されている。これらのＤＲＡＭセル２や第１アルミ
ニウム配線層４および第２アルミニウム配線層７を覆い
、外部から侵入する水分などから保護するために保護絶
縁膜８が形成されている。On this base insulating film 3, first aluminum wiring layers 4 are formed at a predetermined distance from each other. An interlayer insulating film 5 is formed to cover the first aluminum wiring layer 4. The interlayer insulating film 5 has a connection hole (via hole) or a through hole (Thr).
)6 is formed. The second aluminum wiring layer 7 is formed on the interlayer insulating film 5 and is connected to the first aluminum wiring layer 4 through the connection hole 6 . A protective insulating film 8 is formed to cover these DRAM cells 2, the first aluminum wiring layer 4, and the second aluminum wiring layer 7 and protect them from moisture entering from the outside.
第６図に示すような従来のアルミニウム多層配線構造に
おいては、第１層のアルミニウム配線層４と第２層のア
ルミニウム配線層７との接続部（以下、バイヤ・ホール
部と称する）の安定性が、半導体装置の歩留りや信頼性
レベルを技術的に左右する。In the conventional aluminum multilayer wiring structure as shown in FIG. This technically influences the yield and reliability level of semiconductor devices.
以下、第６図に示される従来のアルミニウム多層配線構
造の製造方法について、特にバイヤ・ホール部の形成に
着目して説明する。なお、多層配線構造としては、多結
晶シリコン配線、高融点金属配線、高融点金属シリサイ
ド配線およびアルミニウム配線を組合せたものが一般的
である。しかし、ここでは、第１層の配線および第２層
の配線がともにアルミニウム配線であるアルミニウム２
層配線構造の場合について述べる。Hereinafter, a method for manufacturing the conventional aluminum multilayer interconnection structure shown in FIG. 6 will be described with particular attention to the formation of via holes. Note that the multilayer wiring structure is generally a combination of polycrystalline silicon wiring, high melting point metal wiring, high melting point metal silicide wiring, and aluminum wiring. However, here, the first layer wiring and the second layer wiring are both aluminum wiring.
The case of a layer wiring structure will be described.
第７Ａ図ないし第７Ｇ図は従来のアルミニウム多層配線
構造を有する半導体装置の製造プロセスを説明するため
の断面図である。第７Ａ図ないし第７Ｇ図を参照して次
に製造プロセスについて説明する。FIGS. 7A to 7G are cross-sectional views for explaining the manufacturing process of a semiconductor device having a conventional aluminum multilayer wiring structure. The manufacturing process will now be described with reference to FIGS. 7A to 7G.
まず、第７Ａ図を参照して、シリコン半導体基板１の表
面にＤＲＡＭセル２が形成される。このＤＲＡＭセル２
は、素子分離用酸化膜３０１、トランスファ・ゲート電
極３０２、不純物拡散層３０３、ワード線３０４、記憶
ノード３０５、キャパシタ絶縁膜３０６、セルプレート
３０７および絶縁膜３０９から構成されている。第７Ｂ
図を参照して、ＤＲＡＭセル２の形成されたシリコン半
導体基板１の全面上に下地絶縁膜３が形成される。First, referring to FIG. 7A, DRAM cell 2 is formed on the surface of silicon semiconductor substrate 1. Referring to FIG. This DRAM cell 2
is composed of an oxide film 301 for element isolation, a transfer gate electrode 302, an impurity diffusion layer 303, a word line 304, a storage node 305, a capacitor insulating film 306, a cell plate 307, and an insulating film 309. 7th B
Referring to the figure, a base insulating film 3 is formed over the entire surface of a silicon semiconductor substrate 1 on which a DRAM cell 2 is formed.
その後、写真製版技術やエツチング技術を用いて下地絶
縁膜３の所定の部分にコンタクト孔３０８が開孔される
。このコンタクト孔３０８を通じて不純物拡散層３０３
に電気的に接触するように、ビット線として、第１アル
ミニウム配線層４が形成される。最近、サブミクロン・
オーダに各エレメントのサイズが微細化された半導体装
置においては、第１アルミニウム配線層４として、窒化
チタン（Ｔ ｉ Ｎ）やチタン・タングステン（ＴｉＷ
）などのバリアメタル膜３１０と、Ａｔ−５ｉ−ＣＵな
どのアルミニウム合金膜３１１が組合わされた構造の配
線層が用いられる。このような構造のアルミニウム配線
層は、次のような理由により用いられる。Thereafter, a contact hole 308 is formed in a predetermined portion of the base insulating film 3 using photolithography or etching technology. Through this contact hole 308, the impurity diffusion layer 303
A first aluminum wiring layer 4 is formed as a bit line so as to be in electrical contact with the bit line. Recently, submicron
In semiconductor devices in which the size of each element is miniaturized to the order of magnitude, the first aluminum wiring layer 4 is made of titanium nitride (TiN) or titanium-tungsten (TiW).
) and an aluminum alloy film 311 such as At-5i-CU are used. The aluminum wiring layer having such a structure is used for the following reasons.
■すなわち、コンタクト部において、アルミニウムとシ
リコン基板（不純物拡散層）とが直接接触すると、局部
的に異常反応（アロイスパイク）が起こる。これにより
、その反応層が不純物拡散層の領域を突き破って、シリ
コン基板の下方に延びる。その結果、不純物拡散層の接
合リークが発生する。これを防止するためにバリアメタ
ル膜がシリコン基板（不純物拡散層）と直接接触するよ
うに形成される。(2) That is, when aluminum and the silicon substrate (impurity diffusion layer) come into direct contact at the contact portion, an abnormal reaction (alloy spike) occurs locally. As a result, the reaction layer breaks through the region of the impurity diffusion layer and extends below the silicon substrate. As a result, junction leakage occurs in the impurity diffusion layer. To prevent this, a barrier metal film is formed in direct contact with the silicon substrate (impurity diffusion layer).
■アルミニウム合金膜中のシリコン膜は固相エピタキシ
ャル成長によりコンタクト部に析出する。■The silicon film in the aluminum alloy film is deposited on the contact area by solid phase epitaxial growth.
これにより、接触不良が発生する。これを防止するため
に、バリアメタル膜がアルミニウム合金膜の下に形成さ
れる。This causes poor contact. To prevent this, a barrier metal film is formed under the aluminum alloy film.
■アルミニウム配線層の上層には、層間絶縁膜や保護絶
縁膜が形成される。これらの上層の絶縁膜の膜応力によ
り、アルミニウム配線が断線する。(2) An interlayer insulating film and a protective insulating film are formed above the aluminum wiring layer. The aluminum wiring is disconnected due to film stress in the upper insulating film.
このようなストレス・マイグレーション現象に対する耐
性を高めるために、バリアメタル膜がアルミニウム合金
膜の下に形成される。In order to increase resistance to such stress migration phenomena, a barrier metal film is formed under the aluminum alloy film.
第１アルミニウム配線層４を構成する膜は、通常、スパ
ッタ法で堆積された後、写真製版技術やエツチング技術
を用いてパターンニングされることにより形成される。The film constituting the first aluminum wiring layer 4 is usually formed by being deposited by sputtering and then patterned by photolithography or etching.
第７Ｃ図を参照して、第１アルミニウム配線層４の全面
上に層間絶縁膜５が形成される。この層間絶縁膜５は、
たとえば化学気相成長法（ＣＶＤ ：Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成
されたシリコン酸化膜３２１と、無機塗布絶縁膜３２２
と、ＣＶＤ法により形成されたシリコン酸化膜３２３と
が組合わされた絶縁膜である。Referring to FIG. 7C, interlayer insulating film 5 is formed over the entire surface of first aluminum wiring layer 4. Referring to FIG. This interlayer insulating film 5 is
For example, chemical vapor deposition (CVD)
A silicon oxide film 321 formed by vapor deposition) and an inorganic coating insulating film 322
This is an insulating film that is a combination of a silicon oxide film 323 and a silicon oxide film 323 formed by a CVD method.
シリコン酸化膜３２１は、通常、シラン（ＳｉＨ４）ガ
スと酸素（０２）ガスあるいは亜酸化窒素（Ｎ２０）ガ
スとの混合ガスを用いて、３００〜４５０℃の形成温度
で熱やプラズマを利用したＣＶＤ法によって形成される
。また、最近では、ステップ・カバレッジが良好である
という特徴を持つ、ＴＥ０１ （Ｔｅｔｒａ−Ｅｔｈ
ｙｌ−Ｏｒｔｈｏ−８ｉｌｉｃａｔｅ）などの有機シラ
ン系の材料を用いてシリコン酸化膜が形成される。The silicon oxide film 321 is usually formed by CVD using heat or plasma at a formation temperature of 300 to 450°C using a mixed gas of silane (SiH4) gas and oxygen (02) gas or nitrous oxide (N20) gas. Formed by law. In addition, recently, TE01 (Tetra-Eth
A silicon oxide film is formed using an organic silane material such as yl-Ortho-8 ilicate.
平坦化のために形成される無機塗布絶縁膜３２２は、シ
ラノール（Ｓ ｉ （ＯＨ） ａ ）などを主成分と
するのが一般的である。このシラノールなどを主成分と
する材料を回転塗布した後、４００〜４５０℃の温度で
ベーク処理を施し、シリコン酸化膜化することにより、
ＣＶＤ法で形成されたシリコン酸化膜３２１の表面が平
坦化される。なお、この無機塗布絶縁膜３２２は、吸湿
性が高いので、バイア・ホール部の側壁に露出すると、
ガス放出などの悪影響を及ぼす。そのため、無機塗布絶
縁膜３２２の表面がバイア・ホール部の側壁において露
出しないように、フッ素系ガスやアルゴンガスによるド
ライエツチング技術を用いてエッチバック処理がこの無
機塗布絶縁膜３２２に施される。The inorganic coating insulating film 322 formed for planarization generally contains silanol (S i (OH) a ) as a main component. After spin-coating a material whose main component is silanol, it is baked at a temperature of 400 to 450°C to form a silicon oxide film.
The surface of the silicon oxide film 321 formed by the CVD method is planarized. Note that this inorganic coating insulating film 322 has high hygroscopicity, so if it is exposed on the side wall of the via hole,
Adverse effects such as gas release. Therefore, the inorganic coated insulating film 322 is subjected to an etch-back process using a dry etching technique using fluorine gas or argon gas so that the surface of the inorganic coated insulating film 322 is not exposed on the side wall of the via hole portion.
無機塗布絶縁膜３２２の上には、シリコン酸化膜３２１
の形成と同様の方法により、シリコン酸化膜３２３が形
成される。A silicon oxide film 321 is formed on the inorganic coating insulating film 322.
A silicon oxide film 323 is formed by a method similar to that used for forming the silicon oxide film 323.
第７Ｄ図を参照して、第１アルミニウム配線層４の所定
の表面領域を露出するように、接続孔６が写真製版技術
とエツチング技術を用いて開孔される。この工程は以下
のように行なわれる。Referring to FIG. 7D, connection hole 6 is opened using photolithography and etching techniques so as to expose a predetermined surface area of first aluminum wiring layer 4. Referring to FIG. This process is performed as follows.
すなわち、写真製版技術を用いて接続孔６が形成される
領域以外の領域がフォトレジスト３２４で覆われる。そ
の後、層間絶縁膜５が、たとえば、反応性イオンエツチ
ング法により、選択的に除去されることにより、接続孔
６が開孔される。That is, the area other than the area where the connection hole 6 is formed is covered with the photoresist 324 using photolithography. Thereafter, the interlayer insulating film 5 is selectively removed by, for example, reactive ion etching, thereby forming the connection hole 6.
なお、フォトレジスト３２４およびエツチング時に生ず
る反応生成物などは、エツチング後に酸素（０□）プラ
ズマや湿式化学処理法を用いて除去される。Note that the photoresist 324 and reaction products generated during etching are removed using oxygen (0□) plasma or wet chemical processing after etching.
第７Ｅ図を参照して、接続孔６の形成工程中に、第１ア
ルミニウム配線層４の表面は、ＣＨＦ３などのフッ素系
ガスや酸素ガスのプラズマに晒されるため、接続孔６に
おける第１アルミニウム配線層４の表面には、１００人
程度のアルミニウムの変質層（フッ化物や酸化物を含む
層）２０１が形成されている。そのため、これらの薄い
アルミニウムの変質層からなる絶縁膜を除去し、安定な
コンタクト抵抗を得るために、第２アルミニウム配線層
が形成される前に、アルゴンイオン（Ａｒ”）２０２を
用いたスパッタ・エツチング処理が施される。Referring to FIG. 7E, during the process of forming the connection hole 6, the surface of the first aluminum wiring layer 4 is exposed to plasma of fluorine gas such as CHF3 or oxygen gas, so the first aluminum wiring layer 4 in the connection hole 6 is On the surface of the wiring layer 4, an altered layer 201 of about 100 aluminum (a layer containing fluoride or oxide) is formed. Therefore, in order to remove the insulating film made of these thin aluminum deterioration layers and obtain stable contact resistance, sputtering using argon ions (Ar") 202 is performed before the second aluminum wiring layer is formed. Etching treatment is applied.
第７Ｆ図を参照して、その後、真空中で連続して、第２
アルミニウム配線層７がスパッタ法を用いて堆積される
。この第２アルミニウム配線層７としては、Ａｌ−３ｉ
、Ａｌ−８１−Ｃｕ５Ａｌ−Ｃｕなどのアルミニウム合
金膜が用いられる。Referring to FIG. 7F, thereafter, the second
Aluminum wiring layer 7 is deposited using sputtering. As this second aluminum wiring layer 7, Al-3i
, Al-81-Cu5Al-Cu, or other aluminum alloy films are used.
なお、これらの膜は、第１アルミニウム配線層４と同様
に、写真製版技術やエツチング技術を用いてパターンニ
ングされることにより形成される。Note that, like the first aluminum wiring layer 4, these films are formed by patterning using photolithography or etching technology.
さらに、接続孔６における第１アルミニウム配線層４と
第２アルミニウム配線層７との電気的なコンタクトをと
るために、第２アルミニウム配線層７が形成された後、
４００〜４５０℃程度の温度で熱処理が施される。Further, after the second aluminum wiring layer 7 is formed in order to make electrical contact between the first aluminum wiring layer 4 and the second aluminum wiring layer 7 in the connection hole 6,
Heat treatment is performed at a temperature of about 400 to 450°C.
最後に、第７Ｇ図に示すように、半導体装置や配線を外
部から侵入してくる水などから保護するために、シリコ
ン酸化膜やシリコン窒化膜などの保護絶縁膜８が第２ア
ルミニウム配線層７上にＣＶＤ法を用いて堆積される。Finally, as shown in FIG. 7G, a protective insulating film 8 such as a silicon oxide film or a silicon nitride film is applied to the second aluminum wiring layer 7 in order to protect the semiconductor device and the wiring from water entering from the outside. It is deposited on top using a CVD method.
［発明が解決しようとする課題］
第８Ａ図および第８Ｂ図ならびに第９図は従来のアルミ
２層配線構造を有する半導体装置の問題点を説明するた
めの断面図である。[Problems to be Solved by the Invention] FIGS. 8A, 8B, and 9 are cross-sectional views for explaining problems of a conventional semiconductor device having a two-layer aluminum wiring structure.
従来のアルミニウム多層配線構造の問題点について以下
に説明する。Problems with the conventional aluminum multilayer wiring structure will be explained below.
半導体装置の集積化による配線の微細化に伴い、接続孔
６の径が小さくなる。接続孔６の径がサブミクロン・レ
ベルになると、その接続孔６の部分における電気的な接
続の安定性や信頼性に問題が出てくる。As the interconnections become finer due to the integration of semiconductor devices, the diameter of the connection hole 6 becomes smaller. When the diameter of the connection hole 6 reaches the submicron level, problems arise in the stability and reliability of the electrical connection in the connection hole 6 portion.
前述のように、従来、第２アルミニウム配線層７を形成
する前に、アルゴンイオンによるスパッタ・エツチング
処理が施される。これは、第８Ａ図に示されるように、
接続孔６における第１アルミニウム配線層４の表面に形
成されたアルミニウムの変質層（フッ化物や酸化物を含
む層）２０１をアルゴンイオン２０２によって除去する
ものである。接続孔６のアスペクト比（Ｂ／Ａ）［Ａ：
接続孔の径、Ｂ：層間絶縁膜の膜厚（１μｍ程度）コが
１以下と比較的小さい従来の構造の場合には、第８Ａ図
に示されるように、アルゴンイオン２０２によりスパッ
タされたアルミニウムのフッ化物や酸化物の粒子２０３
が接続孔６の外部まで十分に飛散する。そのため、アル
ミニウムの変質層２０１が除去されることにより、接続
孔６における第１アルミニウム配線層４の表面を正常な
表面にすることが可能であった。As described above, conventionally, before forming the second aluminum wiring layer 7, a sputter etching process using argon ions is performed. This is shown in Figure 8A,
The altered aluminum layer (layer containing fluoride or oxide) 201 formed on the surface of the first aluminum wiring layer 4 in the connection hole 6 is removed by argon ions 202. Aspect ratio (B/A) of connection hole 6 [A:
In the case of a conventional structure in which the diameter of the connection hole, B: the thickness of the interlayer insulating film (about 1 μm) is relatively small, 1 or less, aluminum sputtered by argon ions 202 is used as shown in FIG. 8A. fluoride and oxide particles 203
is sufficiently scattered to the outside of the connection hole 6. Therefore, by removing the deteriorated aluminum layer 201, it was possible to make the surface of the first aluminum wiring layer 4 in the connection hole 6 normal.
しかしながら、アスペクト比（Ｂ／Ａ）が１を超えるサ
ブミクロンｅレベルの接続孔６においては、第８Ｂ図に
示すように、アルゴンイオン２０２によりスパッタされ
たアルミニウムのフッ化物や酸化物の粒子２０３の一部
が接続孔６の側壁に妨げられ、接続孔６の外部まで飛散
することができない。このため、接続孔６の内部にそれ
らの粒子の一部２０４が再付着してしまうという現象が
生じる。However, in the submicron e-level connection hole 6 where the aspect ratio (B/A) exceeds 1, as shown in FIG. A part of it is blocked by the side wall of the connection hole 6 and cannot be scattered to the outside of the connection hole 6. For this reason, a phenomenon occurs in which some of those particles 204 re-adhere inside the connection hole 6.
その結果、そのまま真空中で連続して第２層アルミニウ
ム配線層７を堆積した場合でも、第９図に示すように、
電気的コンタクトがとられるべき、接続孔６における第
１アルミニウム配線層４と第２アルミニウム配線層７と
の界面２０５に、スパッタ・エツチング処理時に再付着
したアルミニウムのフッ化物や酸化物の粒子２０４が存
在することになる。これにより、第２アルミニウム配線
層の形成後の４００〜４５０℃程度の熱処理において、
第１アルミニウム配線層と第２アルミニウム配線層との
界面２０５におけるミキシングが十分には行なわれない
。As a result, even when the second aluminum wiring layer 7 is deposited continuously in vacuum, as shown in FIG.
At the interface 205 between the first aluminum wiring layer 4 and the second aluminum wiring layer 7 in the contact hole 6 where electrical contact is to be made, aluminum fluoride or oxide particles 204 that were redeposited during the sputter etching process are deposited. It will exist. As a result, in the heat treatment at about 400 to 450°C after forming the second aluminum wiring layer,
Mixing at the interface 205 between the first aluminum wiring layer and the second aluminum wiring layer is not performed sufficiently.
その結果、接続孔６においてコンタクト抵抗（以下、バ
イヤ・ホール抵抗と称する）の増加やオープン不良（第
１アルミニウム配線層と第２アルミニウム配線層とが導
通していないという不良）が引き起こされる。As a result, an increase in contact resistance (hereinafter referred to as via hole resistance) and an open defect (a defect in which the first aluminum wiring layer and the second aluminum wiring layer are not electrically connected) occur in the connection hole 6.
また、上述の４００〜４５０℃の熱処理により、初期の
バイヤ・ホール抵抗値が正常となったものでも、第１ア
ルミニウム配線層４と第２アルミニウム配線層７との界
面２０５におけるミキシングが十分に成されていない。Further, even if the initial via-hole resistance value becomes normal due to the heat treatment at 400 to 450°C, mixing at the interface 205 between the first aluminum wiring layer 4 and the second aluminum wiring layer 7 can be sufficiently achieved. It has not been.
そのため、エレクトロ・マイグレーション耐量やストレ
ス・マイグレーション耐量などの接続孔６における信頼
性が劣化するという問題点があった。Therefore, there was a problem in that the reliability of the connection hole 6, such as the electro-migration withstand capacity and the stress-migration withstand capacity, deteriorated.
さらに、接続孔６のアスペクト比が大きくなってくると
、スパッタ法による第２アルミニウム配線層７の接続孔
６内の被覆率（カバレッジ率）が著しく低下するという
不都合が生じる。接続孔６内でのアルミニウムのカバレ
ッジが悪い場合、エレクトロマイグレーション耐量など
の接続孔６での信頼性が劣化するだけでなくバイヤ・ホ
ール抵抗も増大するという問題点もあった。Furthermore, when the aspect ratio of the contact hole 6 becomes large, there arises a disadvantage that the coverage rate of the second aluminum interconnection layer 7 within the contact hole 6 by sputtering is significantly reduced. When the aluminum coverage within the connection hole 6 is poor, there is a problem that not only the reliability of the connection hole 6 such as electromigration resistance deteriorates, but also the via hole resistance increases.
このような問題は、アスペクト比（Ｂ／Ａ）がますます
大きくなる今後のサブミクロン・オーダに微細化された
半導体装置、ハーフミクロン・オーダに微細化された半
導体装置において顕著な問題となるものである
この発明は、上記のような課題を解決するためになされ
たもので、下層のアルミニウム配線層と上層のアルミニ
ウム配線層との接続部において、下層のアルミニウム配
線層と上層のアルミニウム配線層との界面のミキシング
を促進し、さらに接続孔でのカバレッジを改善すること
で安定なバイヤ・ホール抵抗を得るとともに、バイヤー
ホール部におけるエレクトロ・マイグレーション耐量や
ストレス・マイグレーション耐量などの信頼性のレベル
を向上させ、高品質で高歩留りの半導体装置を提供する
ことを目的とする。Such problems will become a significant problem in future semiconductor devices that are miniaturized to the submicron order and semiconductor devices that are miniaturized to the half-micron order, where the aspect ratio (B/A) will continue to increase. This invention was made to solve the above-mentioned problem, and at the connection part between the lower aluminum wiring layer and the upper aluminum wiring layer, the lower aluminum wiring layer and the upper aluminum wiring layer are connected to each other. By promoting mixing at the interface and further improving coverage at the connection hole, stable via-hole resistance is obtained, and reliability levels such as electro-migration resistance and stress migration resistance in the buyer-hole area are improved. The objective is to provide high-quality, high-yield semiconductor devices.
［課題を解決するための手段］
この発明における半導体装置は、半導体基板と、第１の
アルミニウム配線層と、絶縁層と、第２のアルミニウム
配線層とを備える。第１のアルミニウム配線層は、半導
体基板の主表面上に形成されている。絶縁層は、第１の
アルミニウム配線層の上に形成され、その第１のアルミ
ニウム配線層の表面に達する貫通孔を有する。第２のア
ルミニウム配線層は、絶縁層の上に形成され貫通孔を通
じて第１のアルミニウム配線層に電気的に接続されてい
る。第２のアルミニウム配線層は、チタン層と、チタン
化合物層と、埋込導電層と、アルミニウム含有層とを含
む。チタン層は、貫通孔を通じて第１のアルミニウム配
線層の表面に接触するように絶縁層の上に形成されてい
る。チタン化合物層は、チタン層の上に形成されている
。埋込導電層は、貫通孔中のチタン化合物層上に貫通孔
を埋め込むように形成されている。アルミニウム含有層
は、チタン化合物層および埋込導電層の上に形成されて
いる。[Means for Solving the Problems] A semiconductor device according to the present invention includes a semiconductor substrate, a first aluminum wiring layer, an insulating layer, and a second aluminum wiring layer. The first aluminum wiring layer is formed on the main surface of the semiconductor substrate. The insulating layer is formed on the first aluminum wiring layer and has a through hole that reaches the surface of the first aluminum wiring layer. The second aluminum wiring layer is formed on the insulating layer and electrically connected to the first aluminum wiring layer through the through hole. The second aluminum wiring layer includes a titanium layer, a titanium compound layer, a buried conductive layer, and an aluminum-containing layer. The titanium layer is formed on the insulating layer so as to contact the surface of the first aluminum wiring layer through the through hole. A titanium compound layer is formed on the titanium layer. The buried conductive layer is formed on the titanium compound layer in the through hole so as to bury the through hole. An aluminum-containing layer is formed on the titanium compound layer and the buried conductive layer.
［作用コ
この発明にかかる半導体装置では、貫通孔の部分で下層
の第１のアルミニウム配線層と接触する上層の第２のア
ルミニウム配線層の下敷き膜として、チタン層とチタン
化合物層とからなる積層構造が採用されている。下層の
第１アルミニウム配線層の表面にはチタン層が接触する
。このチタン層は、フッ素や酸素との結合力が強いので
、接続孔の部分で下層の第１アルミニウム配線層の表面
にスパッタ・エツチング処理時の再付着によるアルミニ
ウムのフッ化物や酸化物の粒子が残存しても、以下のよ
うな役割を果たす。[Function] In the semiconductor device according to the present invention, a laminated layer consisting of a titanium layer and a titanium compound layer is used as an underlay film for the upper second aluminum wiring layer that contacts the lower first aluminum wiring layer at the through hole portion. structure has been adopted. A titanium layer is in contact with the surface of the lower first aluminum wiring layer. This titanium layer has a strong bonding force with fluorine and oxygen, so aluminum fluoride and oxide particles are deposited on the surface of the underlying first aluminum wiring layer at the contact hole area due to redeposition during sputtering and etching. Even if it remains, it plays the following roles:
■すなわち、チタン層は、アルミニウムのフッ化物や酸
化物の粒子をチタンのフッ化物や酸化物として取込み、
分解させる。■In other words, the titanium layer incorporates aluminum fluoride and oxide particles as titanium fluoride and oxide,
Let it break down.
■また、チタン層は、下層の第１アルミニウム配線層と
反応して、金属間化合物（ＴｉＡｌ３）を形成すること
により、第１アルミニウム配線層と第２アルミニウム配
線層との間の界面を十分に反応させる。■Also, the titanium layer reacts with the underlying first aluminum wiring layer to form an intermetallic compound (TiAl3), thereby sufficiently sealing the interface between the first aluminum wiring layer and the second aluminum wiring layer. Make it react.
一方、チタン層の上に形成されるチタン化合物層は、下
層の第１アルミニウム配線層と接するチタン層が上層の
アルミニウム含有層と先に反応してしまうのを防止し、
チタン層が下層の第１アルミニウム配線層と優先的に反
応するように作用する。On the other hand, the titanium compound layer formed on the titanium layer prevents the titanium layer in contact with the lower first aluminum wiring layer from reacting with the upper aluminum-containing layer first,
The titanium layer acts to preferentially react with the underlying first aluminum wiring layer.
つまり、チタン化合物層が形成されない場合には、チタ
ン層と上層のアルミニウム含有層との界面には両者の反
応を妨げる層が存在しない。そのため、チタン層は下層
の第１アルミニウム配線層と反応する前に先に上層のア
ルミニウム含有層と２００〜３００℃程度の比較的低い
温度で容易に反応し、金属間化合物（ＴｉＡ１３）を形
成してしまう。この場合、チタン層は接続孔の部分にお
いて下層の第１アルミニウム配線層の表面に残存するア
ルミニウムのフッ化物や酸化物を十分に分解せず、下層
の第１アルミニウム配線層と反応して金属間化合物を形
成しない。That is, when the titanium compound layer is not formed, there is no layer at the interface between the titanium layer and the upper aluminum-containing layer that prevents the reaction between the two. Therefore, before reacting with the first aluminum wiring layer below, the titanium layer easily reacts with the upper aluminum-containing layer at a relatively low temperature of about 200 to 300°C to form an intermetallic compound (TiA13). I end up. In this case, the titanium layer does not sufficiently decompose aluminum fluorides and oxides remaining on the surface of the lower first aluminum wiring layer in the contact hole portion, and reacts with the lower first aluminum wiring layer to form an intermetallic layer. Does not form compounds.
これに対し、チタン層の上に、アルミニウムとの反応性
が小さいチタン化合物層を設けると、チタン層と上層の
アルミニウム含有層との反応が抑制される。そのため、
上層のアルミニウム含有層を形成した後、３００〜４５
０℃で熱処理することにより、接続孔の部分において下
層の第１アルミニラム配線層の表面に残存するアルミニ
ウムのフッ化物や酸化物（スパッタ・エツチング処理時
の再付着によるもの）がチタンのフッ化物や酸化物とし
て取り込まれ、分解される。また、チタン層と下層の第
１のアルミニウム配線層とが反応し、金属間化合物（Ｔ
ｉ Ａ １３ ）が形成され、チタン化合物層はチタ
ン層と第１アルミニウム配線層との界面を十分に反応さ
せる役割を果たす。On the other hand, when a titanium compound layer having low reactivity with aluminum is provided on the titanium layer, the reaction between the titanium layer and the upper aluminum-containing layer is suppressed. Therefore,
After forming the upper aluminum-containing layer, 300-45
By heat-treating at 0°C, aluminum fluoride and oxide remaining on the surface of the lower first aluminum wiring layer in the connection hole area (due to redeposition during sputtering and etching treatment) are converted to titanium fluoride and oxide. It is taken in as an oxide and decomposed. In addition, the titanium layer and the lower first aluminum wiring layer react to form an intermetallic compound (T
i A 13 ) is formed, and the titanium compound layer serves to sufficiently react the interface between the titanium layer and the first aluminum wiring layer.
一方、接続孔でチタン化合物層上に形成されるタングス
テンもしくはタングステン化合物の埋込プラグにより、
接続孔のアスペクト比は著しく改善される。On the other hand, a buried plug of tungsten or tungsten compound formed on the titanium compound layer in the connection hole
The aspect ratio of the connecting hole is significantly improved.
このようにして、サブミクロン・レベルの径を有する接
続孔においても、電気的なコンタクト抵抗（バイヤ・ホ
ール抵抗）が安定となる。また、エレクトロ・マイグレ
ーション耐量やストレス・マイグレーション耐量などの
バイヤ・ホール部における信頼性のレベルも向上する。In this way, electrical contact resistance (via-hole resistance) is stabilized even in connection holes with diameters on the submicron level. Furthermore, the level of reliability in the via hole portion, such as electromigration resistance and stress migration resistance, is also improved.
［実施例］ 以下、この発明の一実施例を図面に基づいて説明する。[Example] Hereinafter, one embodiment of the present invention will be described based on the drawings.
第１図は、本発明の一実施例による半導体装置を示した
断面図である。第１図を参照して、シリコン半導体基板
１の上には、ＤＲＡＭセル２が形成されている。このＤ
ＲＡＭセル２の上には、下地絶縁膜３が形成されている
。下地絶縁膜３の上には、互いに間隔を隔てて第１アル
ミニウム配線層４が形成されている。また第１アルミニ
ウム配線層４を覆うように層間絶縁膜５が形成されてい
る。層間絶縁膜５には、第１アルミニウム配線層４の表
面に達するように開孔された接続孔６が形成されている
。この接続孔６を介して第１アルミニウム配線層４と電
気的に接続するように、第２アルミニウム配線層１００
が層間絶縁膜５の上に形成されている。第２アルミニウ
ム配線層１００は、チタン膜１０１と窒化チタン膜１０
２とタングステンプラグ１０３とアルミニウム膜または
アルミニウム合金膜１０４とからなる。FIG. 1 is a sectional view showing a semiconductor device according to an embodiment of the present invention. Referring to FIG. 1, a DRAM cell 2 is formed on a silicon semiconductor substrate 1. As shown in FIG. This D
A base insulating film 3 is formed on the RAM cell 2 . On the base insulating film 3, first aluminum wiring layers 4 are formed at intervals. Further, an interlayer insulating film 5 is formed to cover the first aluminum wiring layer 4. A contact hole 6 is formed in the interlayer insulating film 5 so as to reach the surface of the first aluminum wiring layer 4 . The second aluminum wiring layer 100 is electrically connected to the first aluminum wiring layer 4 through the connection hole 6.
is formed on the interlayer insulating film 5. The second aluminum wiring layer 100 includes a titanium film 101 and a titanium nitride film 10.
2, a tungsten plug 103, and an aluminum film or aluminum alloy film 104.
チタン膜１０１は、第２アルミニウム配線層１００の下
地膜として形成され、第１アルミニウム配線層４の表面
と接する。窒化チタン膜１０２は、第２アルミニウム配
線層１００の下地膜として形成され、チタン膜１０１の
上に形成される。タングステンプラグ１０３は、窒化チ
タン膜１０２の上に形成され、接続孔６内に埋め込まれ
るように形成される。アルミニウム膜またはアルミニウ
ム合金膜１０４は、窒化チタン膜１０２およびタングス
テンプラグ１０３上に形成される。この配線構造を外部
環境から保護するために、保護絶縁膜８が前面に形成さ
れている。なお、チタン膜１０１と第１アルミニウム配
線層４との反応によってその界面に金属間化合物（Ｔｉ
Ａｌ３）層２０６が形成されている。The titanium film 101 is formed as a base film for the second aluminum wiring layer 100 and is in contact with the surface of the first aluminum wiring layer 4 . The titanium nitride film 102 is formed as a base film for the second aluminum wiring layer 100 and is formed on the titanium film 101. Tungsten plug 103 is formed on titanium nitride film 102 and embedded in contact hole 6 . An aluminum film or aluminum alloy film 104 is formed on the titanium nitride film 102 and the tungsten plug 103. In order to protect this wiring structure from the external environment, a protective insulating film 8 is formed on the front surface. Note that due to the reaction between the titanium film 101 and the first aluminum wiring layer 4, an intermetallic compound (Ti
An Al3) layer 206 is formed.
次に、第１図に示した半導体装置において、特に下層の
第１アルミニウム配線層４と上層の第２アルミニウム配
線層１００との接続部（バイヤ・ホール部）の製造プロ
セスについて説明する。第２Ａ図ないし第２Ｈ図は、第
１図に示した半導体装置におけるアルミニウム配線層構
造の製造プロセスを説明するための断面図である。Next, in the semiconductor device shown in FIG. 1, a manufacturing process will be described in particular for the connecting portion (via hole portion) between the lower first aluminum wiring layer 4 and the upper second aluminum wiring layer 100. FIGS. 2A to 2H are cross-sectional views for explaining the manufacturing process of the aluminum wiring layer structure in the semiconductor device shown in FIG. 1.
なお、従来の技術において、第７八図ないし第７Ｄ図を
参照して説明された製造プロセスは本発明の製造プロセ
スと同様であるので、その説明を省略する。In the conventional technology, the manufacturing process explained with reference to FIGS. 78 to 7D is the same as the manufacturing process of the present invention, so the description thereof will be omitted.
第２Ａ図を参照して、接続孔６の製造プロセス中に、Ｃ
ＨＦ３などのフッ素系ガスや酸素ガスのプラズマに晒さ
れるため、接続孔６における第１アルミニウム配線層４
の表面には１００人程度の厚みを有するアルミニウムの
変質層（フッ化物や酸化物を含む層）２０１が形成され
ている。この薄い変質層２０１を除去し、安定なバイヤ
・ホール抵抗を得るために、まず、アルゴンイオン２０
２によるスパッタ・エツチング処理が施される。Referring to FIG. 2A, during the manufacturing process of the connection hole 6, C
The first aluminum wiring layer 4 in the connection hole 6 is exposed to plasma of fluorine gas such as HF3 or oxygen gas.
An altered layer 201 of aluminum (a layer containing fluoride and oxide) having a thickness of about 100 mm is formed on the surface of the substrate. In order to remove this thin altered layer 201 and obtain stable via-hole resistance, first, argon ion 201 is
Sputter etching treatment according to No. 2 is performed.
第２Ｂ図を参照して、アスペクト比（Ｂ／Ａ）が１を超
えるサブミクロン・レベルの接続孔６の場合には、アル
ゴンイオン２０２によるスパッタ・エツチング処理だけ
では、前述のように、アルゴンイオンによりスパッタさ
れたアルミニウムのフッ化物や酸化物の粒子の再付着が
発生する。そのため、接続孔６における第１アルミニウ
ム配線層４の表面２０５には、アルミニウムのフッ化物
や酸化物の粒子２０４が残存する。Referring to FIG. 2B, in the case of a submicron-level contact hole 6 with an aspect ratio (B/A) exceeding 1, sputter etching treatment using argon ions 202 alone is insufficient as described above. This causes redeposition of sputtered aluminum fluoride and oxide particles. Therefore, particles 204 of aluminum fluoride or oxide remain on the surface 205 of the first aluminum wiring layer 4 in the connection hole 6 .
第２Ｃ図を参照して、アルミニウムの変質層２０１の大
部分がスパッタ・エツチング処理により除去された後に
、残存したわずかなアルミニウムの変質物の粒子２０４
を分解するために、チタン膜１０１が真空中で連続して
、スパッタ法を用いて５０〜１５０Ａ程度の膜厚で全面
に堆積される。Referring to FIG. 2C, after most of the altered aluminum layer 201 is removed by sputter etching, a few particles 204 of altered aluminum remain.
In order to decompose the titanium film 101, a titanium film 101 is continuously deposited on the entire surface in a vacuum using a sputtering method to a film thickness of about 50 to 150 Å.
次に、第２Ｄ図を参照して、チタン膜１０１の上に窒化
チタン膜１０２が５００〜１００ＯＡ程度の膜厚で堆積
される。この堆積方法としては、通常、Ｔｉターゲット
を用いて、Ａｒ十Ｎ２ガスの雰囲気中でスパッタする反
応性スパッタ法が用いられる。この窒化チタン膜１０２
は、バイヤ・ホール部において第１アルミニウム配線層
４と接するチタン膜１０１が上層のアルミニウム含有層
と先に反応してしまうのを抑制する役割を果たす。Next, referring to FIG. 2D, a titanium nitride film 102 is deposited on the titanium film 101 to a thickness of about 500 to 100 OA. As this deposition method, a reactive sputtering method is usually used in which sputtering is performed using a Ti target in an atmosphere of Ar and N2 gas. This titanium nitride film 102
serves to prevent the titanium film 101 in contact with the first aluminum wiring layer 4 in the via hole portion from reacting with the upper aluminum-containing layer first.
このため、上層のアルミニウム含有層との反応性が小さ
く、かつ、バイヤ・ホール抵抗の増加をできるだけ抑え
るために、２５０〜４００μΩ・Ｃｍ程度の比抵抗の小
さい窒化チタン膜が用いられる。For this reason, a titanium nitride film is used that has low reactivity with the upper aluminum-containing layer and has a low specific resistance of about 250 to 400 μΩ·Cm in order to suppress an increase in via-hole resistance as much as possible.
なお、通常、シリコン基板とのコンタクト部においてバ
リアメタル膜として用いられる窒化チタン膜は、シリコ
ンやアルミニウムに対するバリア性が必要であるので、
４００〜２０００μΩ・Ｃｍ程度の比抵抗の高い膜が用
いられる。しかしながら、このような窒化チタン膜をバ
イヤ・ホール部で用いると、バイヤ・ホール抵抗が従来
の構造に比べて数倍に高くなってしまうという問題があ
る。バイヤ・ホール部で用いられる窒化チタン膜１０２
は、前述のように、チタン膜１０１と上層のアルミニウ
ム含有層との反応を抑制することを目的として形成され
る。このため、この窒化チタン膜１０２はアルミニウム
に対するバリア性をあまり必要としない。このことから
、２５０〜４００μΩ・Ｃｍ程度の比抵抗の小さい窒化
チタン膜を用いることができる。その結果として、バイ
ヤ・ホール抵抗の増加も５０％以下と実用上、問題のな
いレベルにすることができる。Note that the titanium nitride film that is normally used as a barrier metal film in the contact area with the silicon substrate needs to have barrier properties against silicon and aluminum.
A film with a high specific resistance of about 400 to 2000 μΩ·Cm is used. However, when such a titanium nitride film is used in the via hole portion, there is a problem in that the via hole resistance becomes several times higher than that of the conventional structure. Titanium nitride film 102 used in via hole section
As described above, is formed for the purpose of suppressing the reaction between the titanium film 101 and the upper aluminum-containing layer. Therefore, this titanium nitride film 102 does not require much barrier property against aluminum. From this, a titanium nitride film having a low specific resistance of about 250 to 400 μΩ·Cm can be used. As a result, the increase in via-hole resistance can be reduced to 50% or less, which is a level that poses no problem in practice.
また、窒化チタン膜１０２の膜厚は、下層のチタン膜１
０１が上層のアルミニウム含有層と反応するのを抑制す
ること、およびバイヤ・ホール抵抗の増加を実用上問題
のないレベルに押さえることを理由として、５００〜１
０００人程度とされる。Further, the film thickness of the titanium nitride film 102 is the same as that of the lower titanium film 102.
500-1 for the reasons of suppressing the reaction of 01 with the upper aluminum-containing layer and suppressing the increase in via-hole resistance to a level that does not cause any practical problems.
It is estimated that there were about 000 people.
その後、第２Ｅ図を参照して、３００〜５００℃の雰囲
気下において、ＣＶＤ法により全面にタングステン膜が
形成される。次式（１）、 （２）に、ＣＶＤ法によ
る代表的なタングステン膜の形成過程を化学式で示す。Thereafter, referring to FIG. 2E, a tungsten film is formed on the entire surface by CVD in an atmosphere of 300 to 500°C. The following chemical formulas (1) and (2) show the typical tungsten film formation process by the CVD method.
［５ｊＨ４還元法コ２ＷＦ６ ＋３ Ｓ ｉ Ｈ４→２
ｗ＋ ３ Ｓ ｉ Ｈａ ↑＋６Ｈ２↑・・・ （１
）
口Ｓｉ２還元法］ ＷＦ６＋３Ｈ２−＋Ｗ＋６８Ｆ
・・・ （２）
ＣＶＤ法によるタングステン膜形成方法の特徴は、スパ
ッタ法に比べて段差被覆性が極めてよいことである。こ
のため、径が小さくアスペクト比の大きな接続孔６は、
タングステン膜１０３により完全に埋め込まれる。[5jH4 reduction method 2WF6 +3 S i H4→2
w+ 3 S i Ha ↑+6H2↑... (1
) Si2 reduction method] WF6+3H2-+W+68F... (2) A feature of the tungsten film forming method using the CVD method is that the step coverage is extremely good compared to the sputtering method. Therefore, the connection hole 6 with a small diameter and a large aspect ratio is
It is completely buried in the tungsten film 103.
次に、第２Ｆ図を参照して、ＳＦ６などを用いて、ＣＶ
Ｄ法により形成されたタングステン膜１０３が全面エッ
チバックされる。そして、接続孔６内部に埋め込まれた
タングステンプラグ１０３を残してその他のタングステ
ン膜は除去される。Next, referring to FIG. 2F, use SF6 etc. to perform CV
The entire surface of the tungsten film 103 formed by method D is etched back. Then, the tungsten film is removed except for the tungsten plug 103 buried inside the connection hole 6.
その後、第２Ｇ図を参照して、第２アルミニウム配線層
１００の最上層として、たとえば、Ａｔ−８ｉ−Ｃｕ膜
のようなアルミニウム合金膜１０４が連続してスパッタ
法で堆積される。次に、チタン膜１０１、窒化チタン膜
１０２、タングステンプラグ１０３およびアルミニウム
合金膜１０４からなる４層構造の第２アルミニウム配線
層１００が、第１アルミニウム配線層４と同様にして、
写真製版技術やエツチング技術を用いてパターンニング
される。Thereafter, referring to FIG. 2G, an aluminum alloy film 104 such as an At-8i-Cu film is successively deposited as the top layer of the second aluminum wiring layer 100 by sputtering. Next, a second aluminum wiring layer 100 having a four-layer structure consisting of a titanium film 101, a titanium nitride film 102, a tungsten plug 103, and an aluminum alloy film 104 is formed in the same manner as the first aluminum wiring layer 4.
Patterned using photolithography and etching techniques.
さらに、第２Ｇ図を参照して、第１アルミニウム配線層
４と第２アルミニウム配線層１００との間の界面のミキ
シングを促進させるために、３゜０〜４５０℃の温度で
１５〜６０分程度の熱処理が施される。これにより、バ
イヤ・ホール部における第１アルミニウム配線層４の表
面２０５に残存しているアルミニウムのフッ化物や酸化
物の粒子２０４がチタン膜１０１の作用により分解させ
られる。また、第１アルミニウム配線層４とチタン膜１
０１とが反応し、金属間化合物（Ｔ ｉ Ａ ｉ３）層
２０６が形成される。Furthermore, referring to FIG. 2G, in order to promote mixing at the interface between the first aluminum interconnection layer 4 and the second aluminum interconnection layer 100, it is heated at a temperature of 3° to 450°C for about 15 to 60 minutes. heat treatment is applied. As a result, the aluminum fluoride and oxide particles 204 remaining on the surface 205 of the first aluminum wiring layer 4 in the via hole portion are decomposed by the action of the titanium film 101. Moreover, the first aluminum wiring layer 4 and the titanium film 1
01 to form an intermetallic compound (T i A i3) layer 206.
第３Ａ図および第３Ｂ図は本発明における第２アルミニ
ウム配線層の下地膜であるチタン膜、チタン化合物膜お
よびタングステンからなる積層構造膜の作用を説明する
ための概略図である。FIGS. 3A and 3B are schematic diagrams for explaining the action of a laminated structure film consisting of a titanium film, a titanium compound film, and tungsten, which is a base film for the second aluminum wiring layer in the present invention.
ここで、第３Ａ図および第３Ｂ図には、第１アルミニウ
ム配線層４と第２アルミニウム配線層１００との間の界
面のミキシング作用を説明するために、その接続構造が
拡大して示されている。第３Ａ図を参照して、スパッタ
・エツチング処理時におけるアルミニウムのフッ化物や
酸化物の粒子の再付着により、第１アルミニウム配線層
４の表面２０５にアルミニウムの変質物の粒子２０４が
、第２アルミニウム配線層１００の形成後においても残
存している。この粒子２０４は、第１アルミニウム配線
層４と第２アルミニウム配線層１００との間の界面２０
５におけるミキシング作用を妨げる。Here, in FIGS. 3A and 3B, the connection structure is shown enlarged in order to explain the mixing effect at the interface between the first aluminum wiring layer 4 and the second aluminum wiring layer 100. There is. Referring to FIG. 3A, particles 204 of altered aluminum are deposited on the surface 205 of the first aluminum wiring layer 4 due to redeposition of aluminum fluoride and oxide particles during the sputter etching process. It remains even after the wiring layer 100 is formed. These particles 204 form an interface 20 between the first aluminum wiring layer 4 and the second aluminum wiring layer 100.
This prevents the mixing action in 5.
このため、第３Ｂ図に示されるように、第２アルミニウ
ム配線層１００を形成した後、上述のように３００〜４
５０℃の温度で１５〜６０分程度の熱処理が施される。Therefore, as shown in FIG. 3B, after forming the second aluminum wiring layer 100,
Heat treatment is performed at a temperature of 50° C. for about 15 to 60 minutes.
これにより、アルミニウムの変質物の粒子２０４は、チ
タンの酸化物やフッ化物として取り込まれ、分解させら
れる。これは、チタン膜１０１がアルミニウムの変質物
を構成するフッ素や酸素との結合力が強く、３００〜４
５０℃の熱処理で、容易にチタンのフッ化物や酸化物を
形成するためである。さらに、この熱処理で、第１アル
ミニウム配線層４とチタン膜１０１とが反応し、金属間
化合物（ＴｉＡ１３）層２０６が形成される。これによ
り、この界面２０５におけるミキシング作用が促進させ
られる。As a result, the particles 204 of altered aluminum are taken in as titanium oxides and fluorides and decomposed. This is because the titanium film 101 has a strong bonding force with fluorine and oxygen that constitute altered substances of aluminum, and
This is because titanium fluoride and oxide can be easily formed by heat treatment at 50°C. Furthermore, through this heat treatment, the first aluminum wiring layer 4 and the titanium film 101 react, and an intermetallic compound (TiA13) layer 206 is formed. This promotes the mixing action at this interface 205.
最後に、第２Ｈ図を参照して、半導体基板に形成された
半導体素子や配線を外部から侵入してくる水分などから
保護するために、シリコン酸化膜やシリコン窒化膜など
の保護絶縁模８が、第２アルミニウム配線層１００の上
にＣＶＤ法を用いて堆積される。Finally, referring to FIG. 2H, a protective insulation pattern 8 such as a silicon oxide film or a silicon nitride film is used to protect the semiconductor elements and wiring formed on the semiconductor substrate from moisture entering from the outside. , is deposited on the second aluminum wiring layer 100 using the CVD method.
第４図は、チタン膜厚の最適値が存在することを説明す
るための概略図である。FIG. 4 is a schematic diagram for explaining that there is an optimal value for the titanium film thickness.
なお、この発明の配線接続構造において用いられるチタ
ン膜１０１の膜厚については、以下の理由により最適値
が存在するので、第４図を参照して説明する。Note that the thickness of the titanium film 101 used in the wiring connection structure of the present invention has an optimum value for the following reason, and will be explained with reference to FIG. 4.
第２アルミニウム配線層１００が形成された後、３００
〜４５０℃の熱処理によって、チタン膜１０１は第１ア
ルミニウム配線層４と反応し、金属間化合物（ＴｉＡ１
３）層２０６を形成する。それと同時に、チタン膜１０
１は、第１アルミニウム配線層４の中に１〜２重量重量
％歯まれるシリコン２０７とも反応し、ＴｉＳｉ２２０
８をも形成する。この第１アルミニウム配線層４の中の
シリコンは、シリコン基板とのコンタクト部３０８にお
ける接合リークを防止するため添加されている。つまり
、第１アルミニウム配線層４のバリアメタル膜として用
いられる、比抵抗の高い（４００〜２０００μΩｃｍ程
度）窒化チタン膜３１０を形成するだけでは、シリコン
やアルミニウムに対するバリア性が完全ではないからで
ある。After the second aluminum wiring layer 100 is formed, 300
By heat treatment at ~450°C, the titanium film 101 reacts with the first aluminum wiring layer 4, forming an intermetallic compound (TiA1
3) Form layer 206. At the same time, titanium film 10
1 also reacts with the silicon 207 contained in the first aluminum wiring layer 4 in an amount of 1 to 2% by weight, forming TiSi220.
8 is also formed. Silicon in the first aluminum wiring layer 4 is added to prevent junction leakage at the contact portion 308 with the silicon substrate. That is, simply forming the titanium nitride film 310 having a high resistivity (approximately 400 to 2000 μΩcm) used as the barrier metal film of the first aluminum wiring layer 4 does not provide a perfect barrier property against silicon and aluminum.
第２アルミニウム配線層１００の下地膜として用いられ
るチタン膜１０１の膜厚が大きすぎると、第１アルミニ
ウム配線層４の中のシリコン濃度の低下を招き、コンタ
クト部３０８において接合リークが発生してしまう。一
方、チタン膜１０１の膜厚が小さすぎると、第３Ａ図お
よび第３Ｂ図を参照して説明されるような、アルミニウ
ムのフッ化物や酸化物の粒子の分解や界面のミキシング
作用の促進という効果が十分でなくなる。If the thickness of the titanium film 101 used as the base film for the second aluminum wiring layer 100 is too large, the silicon concentration in the first aluminum wiring layer 4 will decrease, and junction leakage will occur in the contact portion 308. . On the other hand, if the thickness of the titanium film 101 is too small, the effect of promoting the decomposition of aluminum fluoride and oxide particles and the mixing action at the interface, as will be explained with reference to FIGS. 3A and 3B. is no longer sufficient.
以上のような理由で、この発明の配線接続構造に用いら
れるチタン膜１０１の膜厚には上下限値が存在する。本
願発明者などの実験によって得られた知見によれば、チ
タン膜１０１の膜厚は５０Å以上１５０Ａ以下の範囲内
であることが望ましい。For the above reasons, upper and lower limits exist for the thickness of the titanium film 101 used in the wiring connection structure of the present invention. According to the findings obtained through experiments by the inventors of the present application, the thickness of the titanium film 101 is desirably within the range of 50 Å or more and 150 Å or less.
なお、上記の実施例では、第２アルミニウム配線層を構
成するアルミニウム合金膜１０３とチタン膜１０１との
反応を抑制するために、チタン膜１０１の上に窒化チタ
ン膜１０２を設ける場合について述べている。しかしな
がら、同様に両者の相互反応を抑制する働きをする酸化
チタン膜や酸窒化チタン膜などの他のチタン化合物膜で
あっても同様の効果を奏する。これらの膜は、いずれも
上記実施例と同様に反応性スパッタ法を用いて堆積する
ことができる。つまり、酸化チタン膜を堆積する場合に
は、Ａｒ＋０２ガス雰囲気中で、酸窒化チタン膜を堆積
する場合にはＡｒ＋Ｏ□＋Ｎ２ガス雰囲気中で、それぞ
れＴｉをターゲットとして用いてスパッタすれば、所望
のチタン化合物膜を堆積することができる。Note that the above embodiment describes the case where a titanium nitride film 102 is provided on the titanium film 101 in order to suppress the reaction between the aluminum alloy film 103 and the titanium film 101 constituting the second aluminum wiring layer. . However, other titanium compound films, such as a titanium oxide film or a titanium oxynitride film, which similarly function to suppress the mutual reaction between the two, can also have the same effect. All of these films can be deposited using the reactive sputtering method as in the above embodiments. In other words, when depositing a titanium oxide film, sputtering is performed in an Ar+02 gas atmosphere, and when depositing a titanium oxynitride film, sputtering is performed using Ti as a target in an Ar+O□+N2 gas atmosphere. Compound films can be deposited.
また、本実施例では、バイヤ・ホール部のアルミニウム
カバレッジを改善するために、ＣＶＤ法によるタングス
テンプラグ１０３を形成する例を述べたが、本発明はこ
れに限らず、タングステン以外に、タングステンシリサ
イド、モリブデン、アルミニウムなどによる他のメタル
ＣＶＤ法を用いても同様の効果を奏する。Further, in this embodiment, an example has been described in which the tungsten plug 103 is formed by CVD method in order to improve the aluminum coverage in the via hole portion, but the present invention is not limited to this. Similar effects can be obtained using other metal CVD methods such as molybdenum and aluminum.
さらに、本実施例では、アルミニウム２層配線構造につ
いて述べたが、３層以上のアルミニウム多層配線構造を
有する半導体装置に適用しても同様の効果を奏する。Further, in this embodiment, although the aluminum two-layer wiring structure has been described, the same effect can be obtained even if the present invention is applied to a semiconductor device having an aluminum multilayer wiring structure of three or more layers.
また、本実施例では、半導体基板の表面にＤＲＡＭセル
が形成された半導体装置に本発明を適用した例を示した
が、本発明はこれに限らず、他の素子が形成された半導
体装置に適用しても同様の効果を奏する。Furthermore, although this embodiment shows an example in which the present invention is applied to a semiconductor device in which a DRAM cell is formed on the surface of a semiconductor substrate, the present invention is not limited to this, and can be applied to a semiconductor device in which other elements are formed. Even if applied, the same effect can be achieved.
たとえば、半導体基板の表面にＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
セルが形成された半導体装置に、本発明に従ったアルミ
ニウム多層配線構造を適用した実施例が第５図に示され
ている。Ｓ Ｒ，Ａ Ｍセルを有する半導体装置の構造
に関する詳細な説明は省略し、その主な構成のみを述べ
るにとどめる。For example, SRAM (static
Random Access Memory)
FIG. 5 shows an embodiment in which the aluminum multilayer wiring structure according to the present invention is applied to a semiconductor device in which cells are formed. A detailed description of the structure of the semiconductor device having the S R, A M cell will be omitted, and only its main configuration will be described.
第５図を参照して、シリコン半導体基板１の表面にダブ
ルウェル・ＣＭＯ３（Ｃｏｍｐ ｌ ｅｍｅｎｔａｒｙ
Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１Ｃｏｎ
ｄｕｃｔｏｒ）構造を有するＳＲＡＭセル４１０か形成
されている。シリコン半導体基板１には、ｎ型ウェル領
域４１１とｎ型ウェル領域４１２とか隣接して形成され
ている。これらのウェル領域４１１および４１２を電気
的に分離するために、シリコン半導体基板１の上に素子
分離用酸化膜４１３が間隔をもって形成されている。ｎ
型ウェル領域４１１には、互いに間隔を隔ててｎ型不純
物拡散層４１５が形成され、それらの間にゲート電極４
１４が形成されている。また、ｎ型ウェル領域４１２に
は、互いに間隔を隔ててｐ型不純物拡散層４１６が形成
され、それらの間にゲート電極４１４が形成されている
。ゲート電極４１４を覆うように、絶縁膜４０９は形成
されている。この絶縁膜４０９の上には、多結晶シリコ
ン配線層４１７が間隔を隔てて形成されている。ＳＲＡ
Ｍセル４１０の上には、下地絶縁膜３が堆積されている
。この下地絶縁膜３および絶縁膜４０９には、ｎ型不純
物拡散層４１５またはｐ型不純物拡散層４１６の表面に
達するコンタクト孔４１８が形成されている。このコン
タクト孔４１８を介して不純物拡散層４１５または４１
６に接触するように第１アルミニウム配線層４か下地絶
縁膜３の上に形成されている。第１アルミニウム配線層
４と第２アルミニウム配線層１００との接続構造につい
ては、第１図に示された構造と同様である。Referring to FIG. 5, a double well CMO3 (Complementary
Metal Oxide Sem1Con
An SRAM cell 410 having a ductor structure is formed. In the silicon semiconductor substrate 1, an n-type well region 411 and an n-type well region 412 are formed adjacent to each other. In order to electrically isolate these well regions 411 and 412, element isolation oxide films 413 are formed on silicon semiconductor substrate 1 at intervals. n
In the type well region 411, n type impurity diffusion layers 415 are formed at intervals, and a gate electrode 4 is formed between them.
14 is formed. Further, in the n-type well region 412, p-type impurity diffusion layers 416 are formed at intervals, and a gate electrode 414 is formed between them. An insulating film 409 is formed to cover the gate electrode 414. Polycrystalline silicon wiring layers 417 are formed on this insulating film 409 at intervals. S.R.A.
A base insulating film 3 is deposited on the M cell 410. A contact hole 418 reaching the surface of the n-type impurity diffusion layer 415 or the p-type impurity diffusion layer 416 is formed in the base insulating film 3 and the insulating film 409. The impurity diffusion layer 415 or 41
The first aluminum wiring layer 4 is formed on the base insulating film 3 so as to be in contact with the first aluminum wiring layer 6 . The connection structure between the first aluminum wiring layer 4 and the second aluminum wiring layer 100 is the same as the structure shown in FIG. 1.
同様に、シリコン半導体基板１の表面に形成される素子
は、ＤＲＡＭセルやＳＲＡＭセル以外の他の素子、たと
えば、ＥＰＲＯＭ （ＥｒａｓａｂＩｅ Ｐｒｏｇｒ
ａｍａｂｌｅ Ｒｅａｄ Ｏｎｌ ｙ Ｍｅｍｏ
ｒ ｙ）セル、Ｅ２ ＰＲＯＭ （Ｅ １ｅｃｔｒｉ
ｃａｌ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌ
ｅ ＲＯＭ）セル、マイクロ−ｍｌ：／ピユータ回路
素子、バイポーラ・トランジスタ素子などの他の構造を
有する素子であってもよい。Similarly, the elements formed on the surface of the silicon semiconductor substrate 1 may be other elements than DRAM cells and SRAM cells, such as EPROM (ErasabIe Programmer).
amable Read Only Memo
ry) cell, E2 PROM (E 1ectri)
cal Erasable Programmable
Elements having other structures such as e-ROM) cells, micro-ml:/puter circuit elements, bipolar transistor elements, etc. may also be used.
［発明の効果］
以上のように、この発明によれば、下層のアルミニラム
配線層と接続孔を介して接する上層のアルミニウム配線
層の下敷き膜として、チタン層とチタン化合物層とから
なる積層構造膜を用いるとともに、接続孔中に形成され
る積層構造膜の上に埋込導電層を埋め込むように形成す
ることにより、多層アルミニウム配線構造の接続孔の部
分において安定なコンタクトを得ることができる。その
ため電気的なコンタクト抵抗が安定になるとともに、エ
レクトロ・マイグレーション耐量やストレス・マイグレ
ーション耐量などの接続孔の部分での半導体装置の信頼
性のレベルが向上する。[Effects of the Invention] As described above, according to the present invention, a laminated structure film consisting of a titanium layer and a titanium compound layer is used as an underlay film for an upper aluminum wiring layer that is in contact with a lower aluminum wiring layer via a contact hole. A stable contact can be obtained in the contact hole portion of the multilayer aluminum wiring structure by using the above method and forming a buried conductive layer on top of the laminated structure film formed in the contact hole. Therefore, the electrical contact resistance becomes stable, and the level of reliability of the semiconductor device at the contact hole portion, such as electro-migration withstand capacity and stress-migration withstand capacity, is improved.
第１図は本発明の一実施例による半導体装置を示した断
面図、第２Ａ図ないし第２Ｈ図は、第１図に示した半導
体装置におけるアルミニウム２層配線構造の製造プロセ
スを説明するための断面図、第３Ａ図および第３Ｂ図は
本発明における第２アルミニウム配線層の下地膜である
チタン膜、チタン化合物膜およびタングステンプラグか
らなる積層構造膜の作用を説明するための概略図、第４
図はチタン膜厚の最適値が存在することを説明するため
の概略図、第５図は本発明の他の実施例による半導体装
置を示した断面図、第６図は従来の多層配線構造を有す
る半導体装置を示した断面図、第７Ａ図ないし第７Ｇ図
は従来のアルミ２層配線構造を有する半導体装置の製造
プロセスを説明するための断面図、第８Ａおよび第８Ｂ
図ならびに第９図は従来のアルミ２層配線構造を有する
半導体装置の問題点を説明するための断面図である。
図において、１はシリコン半導体基板、３は下地絶縁膜
、４は第１アルミニウム配線層、５は層間絶縁膜、６は
接続孔、１００は第２アルミニウム配線層、１０１はチ
タン膜、１０２は窒化チタン膜、１０３はタングステン
プラグ、１０４はアルミニウム膜あるいはアルミニウム
合金膜である。
なお、各図中、同一符号は、同一または相当部分を示す
。
第
図
第２Ａ図
第２Ｂ図
第３Ａ図
第
図
第
図
第
図
第
７八図
第
７Ｂ図
第
７Ｃ図
第７Ｄ図
第８Ａ図
第８Ｂ図FIG. 1 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention, and FIGS. 2A to 2H are cross-sectional views for explaining the manufacturing process of the aluminum two-layer wiring structure in the semiconductor device shown in FIG. The cross-sectional view, FIGS. 3A and 3B are schematic diagrams for explaining the action of the laminated structure film consisting of a titanium film, a titanium compound film, and a tungsten plug, which is a base film of the second aluminum wiring layer in the present invention, and the fourth
The figure is a schematic diagram for explaining that there is an optimum value for the titanium film thickness, FIG. 5 is a cross-sectional view showing a semiconductor device according to another embodiment of the present invention, and FIG. 6 is a cross-sectional view showing a conventional multilayer wiring structure. 7A to 7G are cross-sectional views illustrating the manufacturing process of a semiconductor device having a conventional aluminum two-layer wiring structure, and FIGS. 8A and 8B are
This figure and FIG. 9 are cross-sectional views for explaining problems of a conventional semiconductor device having a two-layer aluminum wiring structure. In the figure, 1 is a silicon semiconductor substrate, 3 is a base insulating film, 4 is a first aluminum wiring layer, 5 is an interlayer insulating film, 6 is a contact hole, 100 is a second aluminum wiring layer, 101 is a titanium film, and 102 is a nitride film. 103 is a titanium film, 103 is a tungsten plug, and 104 is an aluminum film or an aluminum alloy film. Note that in each figure, the same reference numerals indicate the same or corresponding parts. Figure 2A Figure 2B Figure 3A Figure Figure 78 Figure 7B Figure 7C Figure 7D Figure 8A Figure 8B
Claims (1)
れた半導体装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面上に形成された第１のアルミニ
ウム配線層と、 前記第１のアルミニウム配線層の上に形成され、前記第
１のアルミニウム配線層の表面に達する貫通孔を有する
絶縁層と、 前記絶縁層の上に形成され、前記貫通孔を通じて前記第
１のアルミニウム配線層に電気的に接続された第２のア
ルミニウム配線層とを備え、前記第２のアルミニウム配
線層は、 前記貫通孔を通じて前記第１のアルミニウム配線層の表
面に接触するように前記絶縁層の上に形成されたチタン
層と、 前記チタン層の上に形成されたチタン化合物層と、 前記貫通孔中の前記チタン化合物上に前記貫通孔を埋め
込むように形成された埋込導電層と、前記チタン化合物
層および前記埋込導電層の上に形成されたアルミニウム
含有層とを含む、半導体装置。[Scope of Claims] A semiconductor device in which each layer of a multilayer aluminum wiring layer is connected through a connection hole, comprising: a semiconductor substrate having a main surface; and a first aluminum wiring layer formed on the main surface of the semiconductor substrate. an insulating layer formed on the first aluminum wiring layer and having a through hole reaching the surface of the first aluminum wiring layer; an insulating layer formed on the insulating layer and having a through hole reaching the surface of the first aluminum wiring layer; a second aluminum wiring layer electrically connected to the aluminum wiring layer, the second aluminum wiring layer being in contact with the surface of the first aluminum wiring layer through the through hole. a titanium layer formed on the titanium layer, a titanium compound layer formed on the titanium layer, and an embedded conductive layer formed on the titanium compound in the through hole so as to fill the through hole. , and an aluminum-containing layer formed on the titanium compound layer and the buried conductive layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2279651A JP2626927B2 (en) | 1990-10-17 | 1990-10-17 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2279651A JP2626927B2 (en) | 1990-10-17 | 1990-10-17 | Semiconductor device |
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| JPH04152631A true JPH04152631A (en) | 1992-05-26 |
| JP2626927B2 JP2626927B2 (en) | 1997-07-02 |
Family
ID=17613955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2279651A Expired - Lifetime JP2626927B2 (en) | 1990-10-17 | 1990-10-17 | Semiconductor device |
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|---|---|
| JP (1) | JP2626927B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834369A (en) * | 1995-02-02 | 1998-11-10 | Matsushita Electric Industrial Co., Ltd. | Method of preventing diffusion between interconnect and plug |
| JP2008182269A (en) * | 1995-01-03 | 2008-08-07 | Internatl Business Mach Corp <Ibm> | Soft metal conductor, and forming method thereof |
| JP2018507546A (en) * | 2015-01-21 | 2018-03-15 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | Integrated circuit device and method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57208161A (en) * | 1981-06-18 | 1982-12-21 | Fujitsu Ltd | Semiconductor device |
| JPS6122651A (en) * | 1984-06-29 | 1986-01-31 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS6441240A (en) * | 1987-08-07 | 1989-02-13 | Nec Corp | Semiconductor integrated circuit device |
-
1990
- 1990-10-17 JP JP2279651A patent/JP2626927B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP2626927B2 (en) | 1997-07-02 |
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