JPH088337A - Semiconductor device and fabrication thereof - Google Patents

Semiconductor device and fabrication thereof

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JPH088337A
JPH088337A JP6134396A JP13439694A JPH088337A JP H088337 A JPH088337 A JP H088337A JP 6134396 A JP6134396 A JP 6134396A JP 13439694 A JP13439694 A JP 13439694A JP H088337 A JPH088337 A JP H088337A
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JP
Japan
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layer
wiring layer
refractory metal
semiconductor device
contact hole
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Withdrawn
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JP6134396A
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Japanese (ja)
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Yasuhito Momotake
康仁 百武
Katsuhiro Hirata
勝弘 平田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to TW083105698A priority patent/TW239233B/en
Priority to KR1019950015202A priority patent/KR960002821A/en
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Abstract

PURPOSE:To obtain a semiconductor device, and fabrication method thereof, in which an electric connection can be made stably in a contact hole of the semiconductor device even if the aspect ratio of contact hole increases. CONSTITUTION:In a contact hole 108 having aspect ratio of 1 or above, a TiN layer 1, a Ti layer 2 and a TiN buffer layer 3 are formed along the inner peripheral surface of the contact hole 108 and an Al allay layer 4 is formed on the TiN buffer layer 3. The ratio (H1/H2) of the total thickness H1 of TiN layer 1, Ti layer 2 and TiN buffer layer 3 to the thickness H2 of Al alloy,layer 4 satisfies the following relationship; 1/2<H1/H2<=1. This structure ensures sufficient electric joint with an impurity region 105 in the contact hole 108 even upon open circuit of the Al alloy layer 4.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、素子間をつなぐ金属配線の構
造およびその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a structure of metal wiring connecting elements and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】近年、ＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）などに代表される半導体装置
は、微細化の一途をたどっている。それに伴い、半導体
装置の電極配線相互間または電極配線と基板との間のコ
ンタクトホールも微細化されていく傾向にある。2. Description of the Related Art In recent years, semiconductor devices represented by DRAM (dynamic random access memory) and the like are becoming more and more miniaturized. Along with this, the contact holes between the electrode wirings of the semiconductor device or between the electrode wirings and the substrate also tend to be miniaturized.

【０００３】ここで、従来のＤＲＡＭの主要部の断面構
造について、図１７を参照して説明する。まず、ｐ型の
Ｓｉ単結晶からなる半導体基板１０１の所定の領域に、
素子と素子との分離を行なうためのフィールド酸化膜１
０２が形成されている。フィールド酸化膜１０２により
分離された素子を形成するための活性領域には、ゲート
酸化膜１０３を介してゲート電極１０４が形成されてい
る。このゲート電極１０４は、電気的抵抗を下げる目的
のため、ＣＶＤ法で形成されたポリシリコン層１０４ａ
とスパッタリング法などで形成されたタングステンシリ
サイドなどからなるメタルシリサイド層１０４ｂの２層
構造をもついわゆるポリサイド構造を有している。Here, the cross-sectional structure of the main part of the conventional DRAM will be described with reference to FIG. First, in a predetermined region of the semiconductor substrate 101 made of p-type Si single crystal,
Field oxide film 1 for separating elements from element to element
02 is formed. A gate electrode 104 is formed via a gate oxide film 103 in an active region for forming elements separated by the field oxide film 102. The gate electrode 104 is a polysilicon layer 104a formed by a CVD method for the purpose of lowering electrical resistance.
And a so-called polycide structure having a two-layer structure of a metal silicide layer 104b made of tungsten silicide or the like formed by a sputtering method or the like.

【０００４】半導体基板１０１のゲート電極１０４の左
右両側には、イオン注入法により形成されたｎ型の不純
物拡散層１０５が形成されている。このｎ型の不純物拡
散層１０５と、ゲート電極１０４と、ゲート酸化膜１０
３とによりＭＯＳ（メタル・オキサイド・セミコンダク
タ）トランジスタが形成されている。On the left and right sides of the gate electrode 104 of the semiconductor substrate 101, n-type impurity diffusion layers 105 formed by the ion implantation method are formed. The n-type impurity diffusion layer 105, the gate electrode 104, and the gate oxide film 10
3 and 3 form a MOS (metal oxide semiconductor) transistor.

【０００５】次に、ｎ型の不純物拡散層１０５の一方の
領域には、電気的に接続されたスタックドタイプキャパ
シタ１０６が形成されている。このスタックドタイプキ
ャパシタ１０６は、ポリシリコンよりなるストレージノ
ード１０６ａと、このストレージノード１０６ａ上に形
成されたキャパシタ絶縁膜１０６ｂと、さらにこのキャ
パシタ絶縁膜１０６ｂ上に形成されたポリシリコンより
なるセルプレート１０６ｃから構成されている。また、
半導体基板１０１の上には、スタックドタイプキャパシ
タ１０６およびＭＯＳトランジスタ１０４を覆うように
層間絶縁膜１０７が形成されている。Next, in one region of the n-type impurity diffusion layer 105, the electrically connected stacked type capacitor 106 is formed. The stacked type capacitor 106 includes a storage node 106a made of polysilicon, a capacitor insulating film 106b formed on the storage node 106a, and a cell plate 106c made of polysilicon formed on the capacitor insulating film 106b. It consists of Also,
An interlayer insulating film 107 is formed on the semiconductor substrate 101 so as to cover the stacked type capacitor 106 and the MOS transistor 104.

【０００６】この第１層間酸化膜１０７には、不純物拡
散層１０５に通ずるコンタクトホール１０８が形成され
ている。このコンタクトホール１０８には、不純物拡散
層１０５に電気的に接続されるように、第１層間酸化膜
１０７の表面およびコンタクトホール１０８の内周面に
沿って配線層１０９が形成されている。A contact hole 108 communicating with the impurity diffusion layer 105 is formed in the first interlayer oxide film 107. In the contact hole 108, a wiring layer 109 is formed along the surface of the first interlayer oxide film 107 and the inner peripheral surface of the contact hole 108 so as to be electrically connected to the impurity diffusion layer 105.

【０００７】この配線層１０９の不純物領域１０５の接
触面には、チタンシリサイド層２０３が形成されてお
り、良好なオーミックコンタクトを形成している。配線
層１０９は、コンタクトホール１０８の開口径（ｄ）
０．６〜０．７μｍ，深さ（Ｄ）０．７〜０．８μｍに
対して、膜厚１０００Å程度の窒化チタンからなるバリ
アメタル層１０９ａと、膜厚５０００〜１００００Å程
度のアルミ合金層１０９ｂとを有している。窒化チタン
からなるバリアメタル層１０９ａの比抵抗は２００μΩ
ｃｍ，アルミ合金層１０９ｂの比抵抗は３μΩｃｍ程度
である。配線層１０９は、ビット線を構成している。A titanium silicide layer 203 is formed on the contact surface of the impurity region 105 of the wiring layer 109 to form a good ohmic contact. The wiring layer 109 has an opening diameter (d) of the contact hole 108.
A barrier metal layer 109a made of titanium nitride having a film thickness of about 1000Å and an aluminum alloy layer 109b having a film thickness of about 5000 to 10000Å for 0.6 to 0.7 μm and a depth (D) of 0.7 to 0.8 μm. And have. The specific resistance of the barrier metal layer 109a made of titanium nitride is 200 μΩ.
cm, the specific resistance of the aluminum alloy layer 109b is about 3 μΩcm. The wiring layer 109 constitutes a bit line.

【０００８】このように、比抵抗の小さいアルミ合金層
１０９ｂのみでなく、バリアメタル層１０９ａを形成し
ているのは、アルミ合金層１０９ｂが直接シリコン基板
と接した場合、アルミとシリコンとが化学的に反応し、
アルミと基板との接合破壊が生じるのを防止するためで
ある。As described above, not only the aluminum alloy layer 109b having a small specific resistance but also the barrier metal layer 109a is formed because aluminum and silicon chemically react with each other when the aluminum alloy layer 109b directly contacts the silicon substrate. Reacts,
This is to prevent the destruction of the joint between the aluminum and the substrate.

【０００９】配線層１０９上には、第２層間酸化膜１１
０が形成されている。また、必要に応じて、さらに上層
に配線層１１１が形成されている。下層の配線層１０９
と上層の配線層１１１とは、コンタクトホール（図示せ
ず）を介して接続されている。さらに、上層のアルミ配
線層１１１上には、半導体基板１０１上に形成された素
子全体を保護するため、ＳＩＯ2 ，ＳＩ3 Ｎ4 などから
なるパッシベーション膜１１２が形成されている。A second interlayer oxide film 11 is formed on the wiring layer 109.
0 is formed. A wiring layer 111 is further formed on the upper layer, if necessary. Lower wiring layer 109
And the upper wiring layer 111 are connected via a contact hole (not shown). Further, a passivation film 112 made of SIO 2 , SI 3 N 4 or the like is formed on the upper aluminum wiring layer 111 to protect the entire element formed on the semiconductor substrate 101.

【００１０】ここで、半導体装置が微細化するにつれ、
コンタクトホール１０８の開口径（ｄ）も微細化する。
そのため、コンタクトホール１０８のアスペクト比（Ｄ
／ｄ）の値は、ますます大きい値（Ｄ／ｄが１以上）と
なる。その結果、アルミ合金層１０９ｂをスパッタリン
グ法で製膜する場合、コンタクトホール１０８内でのカ
バレッジ（平坦部におけるアルミ合金膜の膜厚に対する
コンタクトホール内の最も薄い膜厚「特にコンタクトホ
ールの側壁部分」の割合）は非常に悪くなる。最悪の場
合、アルミ合金層が断線してしまう可能性がある。Here, as the semiconductor device becomes finer,
The opening diameter (d) of the contact hole 108 is also miniaturized.
Therefore, the aspect ratio (D
The value of / d) becomes an increasing value (D / d is 1 or more). As a result, when the aluminum alloy layer 109b is formed by the sputtering method, the coverage in the contact hole 108 (the thinnest film thickness in the contact hole with respect to the film thickness of the aluminum alloy film in the flat portion “particularly the sidewall portion of the contact hole”) Ratio) becomes very bad. In the worst case, the aluminum alloy layer may be broken.

【００１１】以下、スパッタリング法でアルミ合金層１
０９ｂを製膜したときの、コンタクトホール１０８内で
のカバレッジの悪化について、図１８ないし図２０を参
照して説明する。Hereinafter, the aluminum alloy layer 1 is formed by the sputtering method.
The deterioration of the coverage in the contact hole 108 when the film 09b is formed will be described with reference to FIGS.

【００１２】まず、図１８は、コンタクトホール１０８
内に、スパッタリング法によりアルミ合金膜が形成され
ている場合の初期段階を模式図で示したものである。こ
の状態において、ターゲットよりスパッタリングされた
アルミ原子４０１とアルゴンイオン４０２との質量数
は、アルミ原子４０１が２７に対して、アルゴンイオン
４０２は４０である。このように、アルゴンイオンの質
量数がアルミ原子の質量数に対して大きいため、アルミ
原子は大きな散乱を受けることになる。その結果、図１
９に示すように、コンタクトホール１０８の入口部分に
おいて、アルミ原子は堆積し、コンタクトホール１０８
の内部には、アルミ原子はほとんど入らなくなってしま
う。これを一般にセルフシャドーイング効果と呼んでい
る。さらに、スパッタリング時は、アルミ合金層の信頼
性を向上させるために、約２００℃程度の加熱処理を行
なっている。図２０は、この加熱処理時のアルミ原子の
挙動を示したものである。加熱処理時は、アルミ原子４
０３は、アルミ合金層１０９ｂの平坦部においては、結
晶粒が成長し、アルミ合金配線の信頼性を向上させるこ
とに寄与している。しかし、コンタクトホール１０８内
では、逆にアルミ合金層１０９ｂの膜厚の薄いところか
ら膜厚の厚いところへアルミ原子が吸上げられるため、
アルミ合金層１０９ｂの膜厚の薄い部分においてはさら
に信頼性を落とすこととなってしまう。First, FIG. 18 shows a contact hole 108.
FIG. 3 is a schematic diagram showing an initial stage in which an aluminum alloy film is formed by a sputtering method. In this state, the mass numbers of aluminum atoms 401 and argon ions 402 sputtered from the target are 27 for aluminum atoms 401 and 40 for argon ions 402. As described above, the mass number of the argon ion is larger than that of the aluminum atom, so that the aluminum atom is largely scattered. As a result,
As shown in FIG. 9, aluminum atoms are deposited at the entrance of the contact hole 108,
Almost no aluminum atoms enter the inside of. This is generally called the self-shadowing effect. Further, at the time of sputtering, a heat treatment at about 200 ° C. is performed in order to improve the reliability of the aluminum alloy layer. FIG. 20 shows the behavior of aluminum atoms during this heat treatment. 4 aluminum atoms during heat treatment
In No. 03, crystal grains grow in the flat portion of the aluminum alloy layer 109b, which contributes to improving the reliability of the aluminum alloy wiring. However, in the contact hole 108, on the contrary, aluminum atoms are sucked up from a portion having a small thickness of the aluminum alloy layer 109b to a portion having a large thickness.
The reliability will be further reduced in the thin portion of the aluminum alloy layer 109b.

【００１３】しかしながら、以上のようなアルミ合金層
１０９ｂのカバレッジの悪化は、半導体装置の微細化に
おいて避けることができない。したがって、仮にアルミ
合金層１０９ｂに膜厚の薄いところさらには断線部分が
生じた場合であっても、コンタクトホール１０８内での
電気的なコンタクトを確実にとることができる技術が必
要となる。However, the deterioration of the coverage of the aluminum alloy layer 109b as described above cannot be avoided in the miniaturization of the semiconductor device. Therefore, even if the aluminum alloy layer 109b has a thin film portion or a disconnection portion, a technique is required that can reliably make electrical contact in the contact hole 108.

【００１４】そこで、アルミ合金層１０９ｂを製膜する
前に、層間絶縁膜１０７の表面およびコンタクトホール
１０８の内周面に、予めカバレッジがよくかつ比抵抗が
比較的小さい配線層を形成しておくことが考えられる。
たとえば、図２１に示すように、予め比抵抗が約６０〜
７０μΩｃｍからなる配線層１０９ｃを形成しておき、
その上に窒化チタンからなるバリアメタル層１０９ａと
アルミ合金層１０９ｂを形成してもよい。なお、このよ
うにバリアメタル層１０９ａの下にチタンからなる配線
層を形成する構造として、アルミ合金層の断線時におけ
るコンタクトホール１０８内での電気的な確保という目
的とは異なるものの、アルミ合金層のカバレッジを改善
する目的として、たとえば特開昭６１−１４２７３９号
公報や特開平２−６８９２６５号公報にその技術が開示
されている。Therefore, before forming the aluminum alloy layer 109b, a wiring layer having good coverage and a relatively small specific resistance is previously formed on the surface of the interlayer insulating film 107 and the inner peripheral surface of the contact hole 108. It is possible.
For example, as shown in FIG. 21, the specific resistance is about 60-
A wiring layer 109c made of 70 μΩcm is formed in advance,
A barrier metal layer 109a made of titanium nitride and an aluminum alloy layer 109b may be formed thereon. Although the structure of forming the wiring layer made of titanium under the barrier metal layer 109a is different from the purpose of electrically securing the contact hole 108 in the contact hole 108 when the aluminum alloy layer is disconnected, the aluminum alloy layer is formed. The technique is disclosed in, for example, Japanese Patent Application Laid-Open No. 61-142739 and Japanese Patent Application Laid-Open No. 2-689265, for the purpose of improving the coverage.

【００１５】[0015]

【発明が解決しようとする課題】しかしながら、上述し
た技術によれば、チタンからなる配線層の膜厚は２００
〜２０００Åとなっている。ところが、この程度の膜厚
では、たとえばアルミ合金膜が断線した場合、コンタク
トホール内でのアルミ合金層の電気的なコンタクトは不
十分であり、半導体装置の動作に悪影響を及ぼしてしま
う。However, according to the above-mentioned technique, the film thickness of the wiring layer made of titanium is 200.
It is ~ 2000Å. However, with such a film thickness, for example, when the aluminum alloy film is broken, the electrical contact of the aluminum alloy layer in the contact hole is insufficient, which adversely affects the operation of the semiconductor device.

【００１６】また、仮にコンタクトホール内での配線層
の電気的なコンタクトを完全なものとするために、チタ
ンからなる配線層の膜厚を厚くした場合、コンタクトホ
ールの底部におけるチタン層とシリコン基板との接触面
において、チタンが過剰に反応し、接合リークの状態お
よびコンタクト抵抗の増大といった問題が生じてしま
う。Further, if the thickness of the wiring layer made of titanium is increased in order to complete the electrical contact of the wiring layer in the contact hole, the titanium layer at the bottom of the contact hole and the silicon substrate Titanium excessively reacts with the contact surface with, which causes problems such as a state of junction leakage and an increase in contact resistance.

【００１７】この発明は、上記問題点を解決するために
なされたもので、コンタクトホールのアスペクト比の増
大に関わらず、コンタクトホールでの電気的な接合を確
実に行なうことのできる半導体装置およびその製造方法
を提供することを目的とする。The present invention has been made in order to solve the above-mentioned problems, and a semiconductor device capable of surely performing electrical connection in a contact hole regardless of an increase in the aspect ratio of the contact hole, and a semiconductor device thereof. It is intended to provide a manufacturing method.

【００１８】[0018]

【課題を解決するための手段】この発明に基づいた半導
体装置の１つの局面においては、所定の領域に不純物領
域を有する半導体基板と、上記不純物領域に通じアスペ
クト比が以上のコンタクトホールを有し、上記半導体基
板上に形成された層間絶縁膜と、上記不純物領域に電気
的に接続されるように、上記層間絶縁膜の表面および上
記コンタクトホールの内周面に沿って形成された第１配
線層と、少なくとも上記層間絶縁膜の略平坦部の上の上
記第１配線層の上に形成された第２配線層とを備えてい
る。さらに、上記第１配線層の厚さ（Ｈ1 ）と、上記第
２配線層の厚さ（Ｈ2 ）との比（Ｈ1 ／Ｈ2 ）の値が、
１／２≦Ｈ1 ／Ｈ2 ≦１である。According to one aspect of a semiconductor device based on the present invention, a semiconductor substrate having an impurity region in a predetermined region and a contact hole communicating with the impurity region and having an aspect ratio of not less than the above are provided. A first wiring formed along the surface of the interlayer insulating film and the inner peripheral surface of the contact hole so as to be electrically connected to the interlayer insulating film formed on the semiconductor substrate and the impurity region. A layer and at least a second wiring layer formed on the first wiring layer on the substantially flat portion of the interlayer insulating film. Furthermore, the value of the ratio (H 1 / H 2 ) between the thickness (H 1 ) of the first wiring layer and the thickness (H 2 ) of the second wiring layer is
1/2 ≦ H 1 / H 2 ≦ 1.

【００１９】好ましくは、上記第１配線層は、上記層間
絶縁膜の上に形成された第１高融点金属バッファ層と、
上記第１高融点金属バッファ層の上に形成された高融点
金属配線層と、上記高融点金属配線層の上に形成された
第２高融点金属バッファ層とを含んでいる。Preferably, the first wiring layer is a first refractory metal buffer layer formed on the interlayer insulating film,
It includes a refractory metal wiring layer formed on the first refractory metal buffer layer and a second refractory metal buffer layer formed on the refractory metal wiring layer.

【００２０】さらに好ましくは、上記第１配線層は、上
記層間絶縁膜と上記第１高融点金属バッファ層との間に
さらに高融点金属層を含んでいる。More preferably, the first wiring layer further includes a refractory metal layer between the interlayer insulating film and the first refractory metal buffer layer.

【００２１】さらに好ましくは、上記第１高融点金属配
線層は、窒化チタン、チタンタングステンおよびモリブ
デンシリサイドからなるグループから選択された材料を
含んでいる。More preferably, the first refractory metal wiring layer contains a material selected from the group consisting of titanium nitride, titanium tungsten and molybdenum silicide.

【００２２】さらに好ましくは、上記高融点金属配線層
は、チタン、タングステン、モリブデンおよびタンタル
からなるグループから選択された材料を含んでいる。More preferably, the refractory metal wiring layer contains a material selected from the group consisting of titanium, tungsten, molybdenum and tantalum.

【００２３】さらに好ましくは上記第２高融点金属配線
層は、窒化チタン、チタンタングステンおよびモリブデ
ンシリサイドからなるグループから選択された材料を含
んでいる。More preferably, the second refractory metal wiring layer contains a material selected from the group consisting of titanium nitride, titanium tungsten and molybdenum silicide.

【００２４】さらに好ましくは、上記高融点金属層は、
チタン、タングステン、モリブデンおよびタンタルから
なるグループから選択された材料を含んでいる。More preferably, the refractory metal layer is
It includes a material selected from the group consisting of titanium, tungsten, molybdenum and tantalum.

【００２５】この発明に基づいた半導体装置の他の局面
においては、半導体基板の上に絶縁膜を介して形成され
たゲート電極と、上記ゲート電極を挟むように上記半導
体基板に形成された１対の不純物領域と、上記１対の不
純物領域の一方の不純物領域に電気的に接続された容量
素子と、上記ゲート電極および上記容量素子を覆い、上
記１対の不純物領域の他方の不純物領域に通じ、アスペ
クト比が１以上のコンタクトホールを有する層間絶縁膜
と、上記コンタクトホールにおいて、上記１対の不純物
領域の他方に電気的に接続されたビット線とを備えてい
る。さらに、上記ビット線は、上記層間絶縁膜の表面お
よび上記コンタクトホールの内周面に沿って形成された
第１配線層と、少なくとも上記層間絶縁膜の略平坦部の
上記第１配線層の上に形成された第２配線層とを有し、
上記第１配線層の厚さ（Ｈ1 ）と、上記第２配線層の厚
さ（Ｈ2 ）の値が、１／２≦Ｈ1 ／Ｈ2 ≦１である。In another aspect of the semiconductor device based on the present invention, a gate electrode formed on a semiconductor substrate via an insulating film, and a pair formed on the semiconductor substrate so as to sandwich the gate electrode therebetween. Of the impurity region, the capacitive element electrically connected to one of the pair of impurity regions, the gate electrode and the capacitive element, and communicating with the other impurity region of the pair of impurity regions. An interlayer insulating film having a contact hole with an aspect ratio of 1 or more, and a bit line electrically connected to the other of the pair of impurity regions in the contact hole. Further, the bit line is formed on the first wiring layer formed along the surface of the interlayer insulating film and the inner peripheral surface of the contact hole, and at least on the first wiring layer in a substantially flat portion of the interlayer insulating film. A second wiring layer formed on
The value of the thickness (H 1 ) of the first wiring layer and the thickness (H 2 ) of the second wiring layer is 1/2 ≦ H 1 / H 2 ≦ 1.

【００２６】次に、この発明に基づいた半導体装置の製
造方法においては、以下の工程を備えている。Next, the method of manufacturing a semiconductor device according to the present invention includes the following steps.

【００２７】まず、半導体基板の所定の領域に不純物領
域が形成される。その後、上記半導体基板上に層間絶縁
膜が形成される。次に、上記層間絶縁膜に、上記不純物
領域に通ずるアスペクト比が１以上のコンタクトホール
が開口される。その後、上記不純物領域に電気的に接続
されるように、上記層間絶縁膜の表面および上記コンタ
クトホールの内周面に沿って第１配線層が形成される。
次に、上記第１配線層の上に第２配線層が形成される。First, an impurity region is formed in a predetermined region of the semiconductor substrate. Then, an interlayer insulating film is formed on the semiconductor substrate. Next, a contact hole communicating with the impurity region and having an aspect ratio of 1 or more is opened in the interlayer insulating film. Then, a first wiring layer is formed along the surface of the interlayer insulating film and the inner peripheral surface of the contact hole so as to be electrically connected to the impurity region.
Next, a second wiring layer is formed on the first wiring layer.

【００２８】さらに、上記第１配線層を形成する工程と
上記第２配線層を形成する工程とは、第１配線層の膜厚
（Ｈ1 ）と第２配線層の膜厚（Ｈ2 ）との比（Ｈ1 ／Ｈ
2 ）の値が、１／２≦Ｈ1 ／Ｈ2 ≦１となるように形成
される。Further, in the step of forming the first wiring layer and the step of forming the second wiring layer, the film thickness of the first wiring layer (H 1 ) and the film thickness of the second wiring layer (H 2 ) Ratio with (H 1 / H
The value of 2 ) is formed so that 1/2 ≦ H 1 / H 2 ≦ 1.

【００２９】さらに好ましくは、上記第１配線層を形成
する工程は、スパッタリング法によりチタンを所定厚さ
堆積する工程と、その後このチタンを窒素ガス雰囲気中
で熱処理を行ない窒化チタンとして第１高融点金属バッ
ファ層を形成する工程と、上記第１高融点金属バッファ
層の上にスパッタリング法によりチタンを所定厚さ堆積
し、高融点金属配線層を形成する工程と、上記高融点金
属配線層の上に反応性スパッタリング法により、窒化チ
タンを所定厚さ堆積し、第２高融点金属バッファ層を形
成する工程とを含んでいる。さらに、上記第２配線層を
形成する工程は、スパッタリング法により所定厚さのア
ルミ合金を堆積する工程を含んでいる。More preferably, the step of forming the first wiring layer is a step of depositing titanium to a predetermined thickness by a sputtering method, and then the titanium is heat-treated in a nitrogen gas atmosphere to form titanium nitride having a first high melting point. A step of forming a metal buffer layer, a step of depositing titanium to a predetermined thickness on the first refractory metal buffer layer by a sputtering method to form a refractory metal wiring layer, and a step of forming a refractory metal wiring layer And a step of depositing titanium nitride to a predetermined thickness by a reactive sputtering method to form a second refractory metal buffer layer. Further, the step of forming the second wiring layer includes a step of depositing an aluminum alloy having a predetermined thickness by a sputtering method.

【００３０】さらに好ましくは、上記第１配線層を形成
する工程は、スパッタリング法によりチタンを所定厚さ
堆積し、高融点金属層を形成する工程と、上記高融点金
属層の上に反応性スパッタリング法により所定厚さの窒
化チタンを堆積し第１高融点金属バッファ層を形成する
工程と、上記第１高融点金属バッファ層の上にスパッタ
リング法によりチタンを所定厚さ堆積し、高融点金属配
線層を形成する工程と、窒素雰囲気中において、上記高
融点金属配線層の加熱処理を行ない、上記高融点金属配
線層の表面層に所定厚さの窒化チタンからなる第２高融
点金属バッファ層を形成する工程を含み、さらに、上記
第２配線層を形成する工程は、スパッタリング法により
所定厚さのアルミ合金を堆積する工程を含んでいる。More preferably, in the step of forming the first wiring layer, titanium is deposited to a predetermined thickness by a sputtering method to form a refractory metal layer, and reactive sputtering is performed on the refractory metal layer. Forming a first refractory metal buffer layer by depositing a predetermined thickness of titanium nitride by a sputtering method, and depositing a predetermined thickness of titanium on the first refractory metal buffer layer by a sputtering method to form a refractory metal wiring. The step of forming a layer and the heat treatment of the refractory metal wiring layer in a nitrogen atmosphere are performed to form a second refractory metal buffer layer of titanium nitride having a predetermined thickness on the surface layer of the refractory metal wiring layer. The step of forming the second wiring layer includes the step of forming the second wiring layer, and the step of depositing an aluminum alloy having a predetermined thickness by a sputtering method.

【００３１】[0031]

【作用】この発明に基づいた半導体装置およびその製造
方法の１つの局面によれば、アスペクト比が１以上のコ
ンタクトホールにおいて、コンタクトホールの内周面に
沿って形成された第１配線層と、この第１配線層の上に
第２配線層が形成されている。さらに、この第２配線層
の厚さＨ2 と第１配線層の厚さＨ1 との比（Ｈ1／
Ｈ2 ）の値が１／２≦Ｈ1 ／Ｈ2 ≦１となるように形成
されている。According to one aspect of the semiconductor device and the method of manufacturing the same according to the present invention, in a contact hole having an aspect ratio of 1 or more, a first wiring layer formed along the inner peripheral surface of the contact hole, A second wiring layer is formed on this first wiring layer. Furthermore, the ratio between the thickness H 2 of the second wiring layer and the thickness H 1 of the first wiring layer (H 1 /
The value of (H 2 ) is 1/2 ≦ H 1 / H 2 ≦ 1.

【００３２】これにより、第２配線層がコンタクトホー
ル内において、所定の厚さに形成されなかった場合、ま
たは、断線部分が生じた場合であっても、第１配線層が
コンタクトホール内において不純物領域と十分電気的な
接合が可能となる。その結果、配線層としての信頼性を
向上させることが可能となる。As a result, even if the second wiring layer is not formed in the contact hole to have a predetermined thickness, or even if a disconnection occurs, the first wiring layer causes impurities in the contact hole. A sufficient electrical connection with the area is possible. As a result, the reliability of the wiring layer can be improved.

【００３３】また、半導体装置においてさらに好ましく
は、第１配線層は、第１高融点金属バッファ層と、高融
点金属配線層と、第２高融点金属バッファ層との３層構
造としている。More preferably, in the semiconductor device, the first wiring layer has a three-layer structure of a first refractory metal buffer layer, a refractory metal wiring layer, and a second refractory metal buffer layer.

【００３４】これにより、高融点金属配線層と不純物領
域との反応を第１高融点金属バッファ層を介して防止
し、かつ高融点金属配線層と第２配線層との反応を第２
高融点金属バッファ層を介して防止しつつ、かつ、高融
点金属配線層により第１配線層のコンタクトホール部分
における比抵抗の小さい配線構造を実現することが可能
となる。Thus, the reaction between the refractory metal wiring layer and the impurity region is prevented through the first refractory metal buffer layer, and the reaction between the refractory metal wiring layer and the second wiring layer is prevented.
It is possible to realize a wiring structure having a low specific resistance in the contact hole portion of the first wiring layer by the refractory metal wiring layer while preventing it through the refractory metal buffer layer.

【００３５】次に、この発明の半導体装置の他の局面に
よれば、ゲート電極を挟むように形成された１対の不純
物領域の一方の不純物領域には容量素子が形成され、他
方の不純物領域にはビット線が形成されている。このビ
ット線は、アスペクト比が１以上のコンタクトホールに
おいて、コンタクトホールの内周面に沿って形成された
第１配線層と、この第１配線層の上に第２配線層が形成
されている。さらに、この第２配線層の厚さＨ2 と第１
配線層の厚さＨ1 との比（Ｈ1 ／Ｈ2 ）の値が、１／２
≦Ｈ1 ／Ｈ2 ≦１となるように形成されている。Next, according to another aspect of the semiconductor device of the present invention, a capacitive element is formed in one impurity region of the pair of impurity regions formed so as to sandwich the gate electrode, and the other impurity region is formed. A bit line is formed in the. In this bit line, in a contact hole having an aspect ratio of 1 or more, a first wiring layer is formed along the inner peripheral surface of the contact hole, and a second wiring layer is formed on the first wiring layer. . Further, the thickness H 2 of the second wiring layer and the first
The ratio of the wiring layer thickness H 1 (H 1 / H 2 ) is 1/2
It is formed so that ≦ H 1 / H 2 ≦ 1.

【００３６】これにより、第２配線層がコンタクトホー
ル内において、所定の厚さに形成されなかった場合、ま
たは断線部分が生じた場合であっても、第１配線層のコ
ンタクトホール内において、不純物領域と十分電気的な
接合が可能となり、ビット線としての信頼性を向上させ
ることが可能となる。As a result, even if the second wiring layer is not formed to have a predetermined thickness in the contact hole, or even if a disconnection occurs, impurities are not formed in the contact hole of the first wiring layer. A sufficient electrical connection with the region becomes possible, and the reliability as a bit line can be improved.

【００３７】[0037]

【実施例】以下、この発明に基づいた半導体装置の第１
の実施例について、図を参照して説明する。図１は、本
発明の構造をＤＲＡＭのビット線に適用した場合の断面
構造図である。なお、図１に示すＤＲＡＭの構造は、ビ
ット線の構造を除けば図１７で説明した従来の構造と同
一であるため、ここではビット線の構造についてのみ言
及する。DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment of a semiconductor device based on the present invention
Embodiments of will be described with reference to the drawings. FIG. 1 is a cross-sectional structure diagram when the structure of the present invention is applied to a bit line of a DRAM. The structure of the DRAM shown in FIG. 1 is the same as the conventional structure described with reference to FIG. 17 except for the structure of bit lines, and therefore only the structure of bit lines will be described here.

【００３８】まず、第１層間酸化膜１０７には、ｎ型不
純物領域１０５に通ずるコンタクトホール１０８が開口
している。このコンタクトホール１０８は、半導体装置
の微細化のためアスペクト比（Ｄ／ｄ）が１以上の値を
有している。First, the first interlayer oxide film 107 has a contact hole 108 communicating with the n-type impurity region 105. The contact hole 108 has an aspect ratio (D / d) of 1 or more for miniaturization of the semiconductor device.

【００３９】コンタクトホール１０８の内周面および第
１層間酸化膜の表面には膜厚が２００〜１０００Å、好
ましくは４００〜８００Å、典型的には７００ÅのＴｉ
Ｎ層１が形成されている。On the inner peripheral surface of the contact hole 108 and the surface of the first interlayer oxide film, Ti having a film thickness of 200 to 1000Å, preferably 400 to 800Å, typically 700Å.
The N layer 1 is formed.

【００４０】このＴｉＮ層１の不純物領域１０５の接触
面には、チタンシリサイド層２０３が形成されており、
良好なオーミックコンタクトを形成している。なお、Ｔ
ｉＮ層１の比抵抗は２００μΩｃｍ程度である。A titanium silicide layer 203 is formed on the contact surface of the TiN layer 1 with the impurity region 105.
A good ohmic contact is formed. In addition, T
The specific resistance of the iN layer 1 is about 200 μΩcm.

【００４１】次に、このＴｉＮ層１の上には、膜厚が１
２５０〜５０００Å、このましく１５００〜４５００
Å、典型的には２０００ÅのＴｉ層２が形成されてい
る。ここで、ＴｉＮ層１は、Ｔｉ層２が半導体基板１０
１との反応を防止するために設けられている。Ｔｉ層２
の比抵抗は６０〜７０μΩｃｍ程度である。Next, a film thickness of 1 is formed on the TiN layer 1.
250-5000Å, this is desirable 1500-4500
Å, typically 2000 Å, of the Ti layer 2 is formed. Here, as for the TiN layer 1, the Ti layer 2 is the semiconductor substrate 10.
It is provided to prevent the reaction with 1. Ti layer 2
The specific resistance is about 60 to 70 μΩcm.

【００４２】次に、このＴｉ層２の上に、膜厚が２００
〜１０００Å、好ましくは４００〜８００Å、典型的に
は５００ÅのＴｉＮバッファ層３が形成されている。Next, a film thickness of 200 is formed on the Ti layer 2.
The TiN buffer layer 3 having a thickness of about 1000 Å, preferably 400 to 800 Å, typically 500 Å is formed.

【００４３】次に、ＴｉＮバッファ層３の上には、膜厚
が８２５〜７０００Å、好ましくは１６５０〜３０５０
Å、典型的には１７５０〜３５００Å程度のアルミ合金
層４が形成されている。このとき、アルミ合金層４はコ
ンタクトホール１０８のアスペクト比の関係から、コン
タクトホール１０８上で断線した状態となっているが、
コンタクトホール１０８内には、ＴｉＮ層１、Ｔｉ層
２、ＴｉＮバッファ層３が形成されているため、不純物
領域１０５との電気的なコンタクトを確保している。な
お、ＴｉＮバッファ層３はＴｉ層２とアルミ合金層４と
の反応を防止するために設けられている。Next, on the TiN buffer layer 3, the film thickness is 825 to 7,000 Å, preferably 1650 to 3050.
The aluminum alloy layer 4 having a thickness of Å, typically about 1750 to 3500Å, is formed. At this time, the aluminum alloy layer 4 is in a disconnected state on the contact hole 108 because of the aspect ratio of the contact hole 108.
Since the TiN layer 1, the Ti layer 2, and the TiN buffer layer 3 are formed in the contact hole 108, electrical contact with the impurity region 105 is secured. The TiN buffer layer 3 is provided to prevent the reaction between the Ti layer 2 and the aluminum alloy layer 4.

【００４４】次に、ＴｉＮ層１、Ｔｉ層２、およびＴｉ
Ｎバッファ層３の膜厚と、アルミ合金層４の膜厚との関
係について図２を参照して説明する。Next, TiN layer 1, Ti layer 2, and Ti
The relationship between the film thickness of the N buffer layer 3 and the film thickness of the aluminum alloy layer 4 will be described with reference to FIG.

【００４５】ＴｉＮ層１の膜厚をｈ1 、Ｔｉ層２の膜厚
をｈ2 、ＴｉＮバッファ層３の膜厚をｈ3 とし、これら
の膜厚の合計をＨ1 とする。次に、アルミ合金層４の膜
厚をＨ2 とする。The thickness of the TiN layer 1 is h 1 , the thickness of the Ti layer 2 is h 2 , the thickness of the TiN buffer layer 3 is h 3, and the total of these thicknesses is H 1 . Next, the film thickness of the aluminum alloy layer 4 is set to H 2 .

【００４６】本実施例においては、ｈ1 、ｈ2 、ｈ3 の
値は、典型的な例として、 ｈ1 ＝７００Å、ｈ2 ＝２０００Å、ｈ3 ＝５００Å である。したがって、 Ｈ1 ＝ｈ1 ＋ｈ2 ＋ｈ3 ＝３２００Å となる。In the present embodiment, the values of h 1 , h 2 and h 3 are, as a typical example, h 1 = 700Å, h 2 = 2000Å, h 3 = 500Å. Therefore, H 1 = h 1 + h 2 + h 3 = 3200Å.

【００４７】次に、アルミ合金層４の膜厚は、典型的な
例として、 Ｈ2 ＝１２５０〜３５００Å である。したがって、Ｈ1 とＨ2 との間には、 １／２≦Ｈ1 ／Ｈ2 ≦１ となるように膜厚が設定されている。Next, as a typical example, the film thickness of the aluminum alloy layer 4 is H 2 = 1250 to 3500Å. Therefore, the film thickness is set between H 1 and H 2 so that 1/2 ≦ H 1 / H 2 ≦ 1.

【００４８】これは、図２に示すように、アルミ合金層
４がコンタクトホール１０８のアスペクト比の関係から
断線した場合であっても、ビット線としての信頼性を確
保する必要がある。そのためには、このコンタクトホー
ル１０８内での配線抵抗は、アルミ合金層４の配線抵抗
の１／２以上程度であることが望ましい。そのために
は、Ｈ1 とＨ2 との関係を上述した関係とすることで、
ビット線としての信頼性を確保することが可能となる。As shown in FIG. 2, it is necessary to secure the reliability of the bit line even when the aluminum alloy layer 4 is broken due to the aspect ratio of the contact hole 108. For that purpose, it is desirable that the wiring resistance in the contact hole 108 is about 1/2 or more of the wiring resistance of the aluminum alloy layer 4. To that end, by setting the relationship between H 1 and H 2 as described above,
It is possible to secure reliability as a bit line.

【００４９】次に、図１に示すビット線の製造方法につ
いて、図３ないし図８を参照して説明する。Next, a method of manufacturing the bit line shown in FIG. 1 will be described with reference to FIGS.

【００５０】まず、図３を参照して、第１層間酸化膜１
０７の上に、所定のパターンを有するレジスト膜２０１
を形成する。その後、このレジスト膜２０１をマスクと
して、フッ化水素（ＨＦ）を用いて、第１層間酸化膜１
０７を等方性エッチングによりパターニングを行なう。
さらに、その後レジスト膜２０１をマスクとして、ＣＨ
Ｆ3＋Ｏ2ガスなどを用いて、第１層間酸化膜の反応性イ
オンエッチングを行なう。これにより、図３に示す形状
を有し、不純物領域１０５に通ずるコンタクトホール１
０８が形成される。このように、コンタクトホール１０
８の上方部分にテーパを設けるようにしているのは、コ
ンタクトホール１０８のアスペクト比を極力小さくする
ためである。その後、酸素プラズマ中で灰化させるアッ
シング法または硫酸（Ｈ2 ＳＯ4 ）を用いたウェットエ
ッチング法によりレジスト膜２０１の除去を行なう。First, referring to FIG. 3, first interlayer oxide film 1 is formed.
07, a resist film 201 having a predetermined pattern
To form. Then, using the resist film 201 as a mask, hydrogen fluoride (HF) is used to form the first interlayer oxide film 1
07 is patterned by isotropic etching.
Further, after that, using the resist film 201 as a mask, CH
Reactive ion etching of the first interlayer oxide film is performed using F 3 + O 2 gas or the like. As a result, the contact hole 1 having the shape shown in FIG.
08 is formed. In this way, the contact hole 10
The reason why the upper portion of 8 is provided with a taper is to make the aspect ratio of the contact hole 108 as small as possible. After that, the resist film 201 is removed by an ashing method of ashing in oxygen plasma or a wet etching method using sulfuric acid (H 2 SO 4 ).

【００５１】次に、図４を参照して、コンタクトホール
１０８内を水で希釈したＨＦ液などにより、洗浄を行な
う。その後、コンタクトホール１０８の内周面および第
１層間酸化膜１０７の上にスパッタリング法を用いて、
Ａｒ圧力：１〜１０ｍＴｏｒｒ、Ｐｏｗｅｒ：５００Ｗ
−１５ｋＷの条件で、膜厚２００〜１０００ÅのＴｉ層
２０２を形成する。Next, referring to FIG. 4, the inside of contact hole 108 is washed with an HF solution diluted with water or the like. Then, the inner peripheral surface of the contact hole 108 and the first interlayer oxide film 107 are sputtered,
Ar pressure: 1 to 10 mTorr, Power: 500 W
A Ti layer 202 having a film thickness of 200 to 1000 Å is formed under the condition of -15 kW.

【００５２】次に、図５を参照して、Ｎ2 雰囲気中にお
いて、１５〜３０ｓｅｃ、６００〜９００℃の条件で、
急速加熱法を用いて加熱処理を行ない、Ｔｉ層２０２を
ＴｉＮ層１に変化させる。このとき、ＴｉＮ層１と不純
物領域１０５との界面に、チタンシリサイド（ＴｉＳｉ
2 ）層２０３が形成され、ＴｉＮ層１と不純物領域１０
５との間に良好なオーミックコンタクトが形成される。Next, referring to FIG. 5, in an N 2 atmosphere, under conditions of 15 to 30 seconds and 600 to 900 ° C.,
A heat treatment is performed using the rapid heating method to change the Ti layer 202 into the TiN layer 1. At this time, titanium silicide (TiSi) is formed on the interface between the TiN layer 1 and the impurity region 105.
2 ) The layer 203 is formed, and the TiN layer 1 and the impurity region 10 are formed.
A good ohmic contact is formed with the metal oxide film.

【００５３】次に、図６を参照して、ＴｉＮ層１の上
に、スパッタリング法を用いて、Ａｒ圧力：１〜１０ｍ
Ｔｏｒｒ、Ｐｏｗｅｒ：５００Ｗ〜１５ｋＷの条件で、
膜厚１２５０〜５０００ÅのＴｉ層２を形成する。Next, referring to FIG. 6, Ar pressure: 1 to 10 m on the TiN layer 1 by using a sputtering method.
Torr, Power: Under the condition of 500 W to 15 kW,
A Ti layer 2 having a film thickness of 1250 to 5000Å is formed.

【００５４】ここで、Ｔｉの融点は、１７２０℃と通常
のスパッタリング法で用いられる加熱温度（１００〜４
００℃）に比べて極めて高いため、半導体基板へ付着し
た後は、アルミのように原子がマイグレードすることは
ない。また、Ｔｉの原子量は４７．９とスパッタリング
法で用いられるアルゴンの原子量（Ａｒ：原子量３９．
９）に比べて大きいため、散乱を受けることはない。し
たがって、ＴｉＮ膜２は、コンタクトホール１０８内に
おいて、良好なカバレッジを得ることができる。Here, the melting point of Ti is 1720 ° C. and the heating temperature (100 to 4) used in the usual sputtering method.
Since the temperature is extremely higher than that of (00 ° C.), atoms do not become my grade like aluminum after they are attached to the semiconductor substrate. Further, the atomic weight of Ti is 47.9, and the atomic weight of argon used in the sputtering method (Ar: atomic weight 39.
Since it is larger than 9), it is not scattered. Therefore, the TiN film 2 can obtain good coverage in the contact hole 108.

【００５５】次に、図７を参照して、ＡｒガスとＮ2 ガ
ス（Ｎ2 比５０〜１００％）雰囲気中で、反応性スパッ
タリング法を用いて、圧力：１〜１０ｍＴｏｒｒ、Ｐｏ
ｗｅｒ５００Ｗ〜２０ｋＷの条件で、膜厚２００〜１０
００ÅのＴｉＮ膜３を形成する。Next, referring to FIG. 7, in an atmosphere of Ar gas and N 2 gas (N 2 ratio 50 to 100%), the pressure is set to 1 to 10 mTorr and Po by using the reactive sputtering method.
film thickness of 200 to 10 under the condition of 500 W to 20 kW
A TiN film 3 of 00Å is formed.

【００５６】次に、図８を参照して、ＴｉＮ膜３の上
に、スパッタリング法によりアルミ合金層４を１２５０
〜６１００Å形成する。Next, referring to FIG. 8, an aluminum alloy layer 4 is formed on the TiN film 3 by a sputtering method 1250.
~ 6100Å Form.

【００５７】本実施例によれば、コンタクトホール１０
８のアスペクト比が大きいため、アルミ合金層４のカバ
レッジは悪く、コンタクトホール１０８の内部には、ア
ルミ合金層４は形成されていない。しかし、コンタクト
ホール１０８内には、ＴｉＮ層１、Ｔｉ層２およびＴｉ
Ｎバッファ層３が形成されているため、ビット線の信頼
性を損なうことはない。According to this embodiment, the contact hole 10
Since the aspect ratio of 8 is large, the coverage of the aluminum alloy layer 4 is poor, and the aluminum alloy layer 4 is not formed inside the contact hole 108. However, in the contact hole 108, the TiN layer 1, the Ti layer 2 and the Ti
Since the N buffer layer 3 is formed, the reliability of the bit line is not impaired.

【００５８】なお、Ｔｉ層２とアルミ合金層４との間に
ＴｉＮ層３を形成しているのは、アルミ合金層４（たと
えばＡｌ−１％Ｓｉ，Ａｌ−１％Ｓｉ−０．５％Ｃｕ，
Ａｌ−０．５％Ｃｕ）とＴｉ層２との反応を防ぐためで
ある。アルミとチタンとは反応性が高く、かつ、Ａｌ3
Ｔｉ，ＡｌＴｉ，ＡｌＴｉ3 などの金属化合物を形成す
る。これらＡｌ／Ｔｉの金属間化合物が形成された場
合、アルミ配線に大きな欠陥（配線のくびれ）が発生
し、配線の信頼性に大きな問題が生じることとなる。こ
の欠陥の発生は、Ｔｉの膜厚およびＡｌの膜厚に依存す
るが、Ａｌの膜厚に対してＴｉの膜厚が１０％以上にな
ると顕著に発生する。一方、Ｔｉに対してＴｉＮはアル
ミとの反応性は低いため、反応防止のためのバッファ層
として用いることが可能となる。The TiN layer 3 is formed between the Ti layer 2 and the aluminum alloy layer 4 because the aluminum alloy layer 4 (for example, Al-1% Si, Al-1% Si-0.5%) is formed. Cu,
This is to prevent the reaction between Al-0.5% Cu) and the Ti layer 2. Aluminum and titanium are highly reactive, and Al 3
A metal compound such as Ti, AlTi, or AlTi 3 is formed. When these Al / Ti intermetallic compounds are formed, a large defect (constriction of the wiring) occurs in the aluminum wiring, which causes a serious problem in the reliability of the wiring. The occurrence of this defect depends on the film thickness of Ti and the film thickness of Al, but it significantly occurs when the film thickness of Ti is 10% or more of the film thickness of Al. On the other hand, since TiN has a low reactivity with Ti with respect to Ti, it can be used as a buffer layer for preventing the reaction.

【００５９】以上この実施例によれば、アスペクト比が
１以上のコンタクトホールにおいて、コンタクトホール
内周面に沿って形成されたＴｉＮ層、Ｔｉ層およびＴｉ
Ｎバッファ層の各層の膜厚の合計（Ｈ1 ）とＴｉＮバッ
ファ層の上に形成されるアルミ合金層の膜厚（Ｈ2 ）と
の比（Ｈ1 ／Ｈ2 ）の値が、１／２≦Ｈ1 ／Ｈ2 ≦１と
なるように形成されている。As described above, according to this embodiment, in the contact hole having the aspect ratio of 1 or more, the TiN layer, the Ti layer and the Ti layer formed along the inner peripheral surface of the contact hole.
The value of the ratio (H 1 / H 2 ) between the total thickness (H 1 ) of the layers of the N buffer layer and the thickness (H 2 ) of the aluminum alloy layer formed on the TiN buffer layer is 1 / It is formed so that 2 ≦ H 1 / H 2 ≦ 1.

【００６０】これにより、アルミ合金層がコンタクトホ
ール内において、所定の厚さに形成されなかった場合ま
たは断線部分が生じた場合であっても、ＴｉＮ層、Ｔｉ
層およびＴｉＮバッファ層により、十分な電気的接合が
可能となる。As a result, even if the aluminum alloy layer is not formed to a predetermined thickness in the contact hole or if a disconnection occurs, the TiN layer and the TiN layer are not formed.
The layer and the TiN buffer layer allow good electrical bonding.

【００６１】次に、この発明に基づいた半導体装置の第
２の実施例について図を参照して説明する。図９は、本
発明の構造をＤＲＡＭのビット線に適用した場合の断面
構造図である。なお、図９に示すＤＲＡＭの構造は、ビ
ット線の構造を除けば、図１７および図１で説明した構
造と同一であるためここではビット線の構造についての
み言及する。Next, a second embodiment of the semiconductor device according to the present invention will be described with reference to the drawings. FIG. 9 is a cross-sectional structure diagram when the structure of the present invention is applied to a bit line of a DRAM. The structure of the DRAM shown in FIG. 9 is the same as the structure described with reference to FIGS. 17 and 1 except for the structure of bit lines, and therefore only the structure of bit lines will be described here.

【００６２】まず、第１層間酸化膜１０７には、第１の
実施例と同様に、ｎ型不純物領域１０５に通ずるコンタ
クトホール１０８が開口している。このコンタクトホー
ル１０８は、半導体装置の微細化のためアスペクト比
（Ｄ／ｄ）が１以上の値を有している。First, in the first interlayer oxide film 107, as in the first embodiment, a contact hole 108 communicating with the n-type impurity region 105 is opened. The contact hole 108 has an aspect ratio (D / d) of 1 or more for miniaturization of the semiconductor device.

【００６３】この第２の実施例におけるビット線は、第
１の実施例と比較した場合、層間絶縁膜１０７とＴｉＮ
層３０２との間にＴＩＮ層３０１が形成されている。な
お、コンタクトホール１０８の不純物領域１０５との接
触部分においては、Ｔｉ層３０１層はコンタクトホール
１０８の側壁部分にのみ形成されており、不純物領域１
０５にはＴｉＮ層１が接続するように形成されている。The bit line in the second embodiment is different from that of the first embodiment in that the interlayer insulating film 107 and the TiN film are used.
A TIN layer 301 is formed between the layer 302 and the layer 302. In the contact portion of the contact hole 108 with the impurity region 105, the Ti layer 301 layer is formed only on the side wall portion of the contact hole 108.
The TiN layer 1 is formed at 05.

【００６４】次に、Ｔｉ層３０１、ＴｉＮ層１、Ｔｉ層
２、ＴｉＮバッファ層３の膜厚と、アルミ合金層４の膜
厚との関係について、図１０を参照して説明する。Next, the relationship between the film thickness of the Ti layer 301, the TiN layer 1, the Ti layer 2, the TiN buffer layer 3 and the film thickness of the aluminum alloy layer 4 will be described with reference to FIG.

【００６５】Ｔｉ層３０１の膜厚をｈ4 、ＴｉＮ層１の
膜厚をｈ1 、Ｔｉ層２の膜厚をｈ2、ＴｉＮバッファ層
３の膜厚をｈ3 とし、これらの膜厚の合計をＨ1 とす
る。次に、アルミ合金層の膜厚をＨ2 とする。The thickness of the Ti layer 301 is h 4 , the thickness of the TiN layer 1 is h 1 , the thickness of the Ti layer 2 is h 2 , and the thickness of the TiN buffer layer 3 is h 3 . Let the total be H 1 . Next, the thickness of the aluminum alloy layer is set to H 2 .

【００６６】本実施例においては、Ｈ1 〜Ｈ3 の値は、 Ｈ1 ＝２００〜１０００Å ｈ2 ＝１１５０〜４５００Å ｈ3 ＝１００〜５００Å ｈ4 ＝１００〜５００Å としている。したがって、 Ｈ1 ＝ｈ1 ＋ｈ2 ＋ｈ3 ＋ｈ4 ＝１６５０〜７０００Å となる。In this embodiment, the values of H 1 to H 3 are H 1 = 200 to 1000Å h 2 = 1150 to 4500Å h 3 = 100 to 500Å h 4 = 100 to 500Å. Therefore, H 1 = h 1 + h 2 + h 3 + h 4 = 1650~7000Å.

【００６７】次に、アルミ合金層４の膜厚は、 Ｈ2 ＝８２５〜７０００Å としている。したがって、Ｈ1 とＨ2 との間には、１／
２≦Ｈ1 ／Ｈ2 ≦１の関係を有するよう各層の厚さが設
定されている。Next, the film thickness of the aluminum alloy layer 4 is set to H 2 = 825-7000Å. Therefore, between H 1 and H 2 1 /
The thickness of each layer is set so as to have a relationship of 2 ≦ H 1 / H 2 ≦ 1.

【００６８】これにより、第１の実施例と同様にビット
線としての信頼性を確保することが可能となる。As a result, the reliability of the bit line can be ensured as in the first embodiment.

【００６９】次に、図９に示すビット線の製造方法につ
いて、図１１〜図１６を参照して説明する。まず図１１
を参照して、第１の実施例と同様の方法により、第１層
間酸化膜１０７に所定の形状を有し、不純物領域１０５
に通ずるコンタクトホール１０８を形成する。Next, a method of manufacturing the bit line shown in FIG. 9 will be described with reference to FIGS. First, FIG.
Referring to, the first interlayer oxide film 107 having a predetermined shape and the impurity region 105 is formed by the same method as in the first embodiment.
To form a contact hole 108.

【００７０】次に、図１２を参照して、コンタクトホー
ル１０８内を水で希釈したＨＦ液などにより洗浄を行な
う。その後、コンタクトホール１０８の内周面および第
１層間酸化膜１０７の上にスパッタリング法を用いて、
Ａｒ圧力：１〜１０ｍＴｏｒｒ，Ｐｏｗｅｒ：５００Ｗ
−１５ｋＷの条件で、膜厚１００〜１０００ÅのＴｉ層
３０１を形成する。Next, referring to FIG. 12, the inside of contact hole 108 is cleaned with an HF solution diluted with water or the like. Then, the inner peripheral surface of the contact hole 108 and the first interlayer oxide film 107 are sputtered,
Ar pressure: 1 to 10 mTorr, Power: 500 W
A Ti layer 301 having a film thickness of 100 to 1000 Å is formed under the condition of -15 kW.

【００７１】次に、図１３を参照して、Ｔｉ層３０１の
上に、アルゴンガスと窒素ガス雰囲気中で、反応性スパ
ッタリング法を用いて、圧力：１〜１０ｍＴｏｒｒ，Ｐ
ｏｗｅｒ：５００Ｗ−２０ｋＷの条件で、膜厚２００〜
１０００ÅのＴｉＮ膜１を形成する。Next, referring to FIG. 13, a pressure of 1 to 10 mTorr, P is applied onto the Ti layer 301 by using a reactive sputtering method in an atmosphere of argon gas and nitrogen gas.
power: 500W-20 kW, film thickness 200-
A TiN film 1 of 1000Å is formed.

【００７２】次に、図１４を参照して、ＴｉＮ層１の上
に、スパッタリング法を用いて、Ａｒ圧力：１〜１０ｍ
Ｔｏｒｒ，Ｐｏｗｅｒ：５００Ｗ−１５ｋＷの条件で、
膜厚１２５０〜５０００ÅのＴｉ層２を形成する。上述
したＴｉ層３０１、ＴｉＮ層１およびＴｉ層２は、同一
のスパッタリング装置により連続的に形成することがで
きる。Next, referring to FIG. 14, Ar pressure: 1 to 10 m is formed on the TiN layer 1 by a sputtering method.
Torr, Power: Under the condition of 500W-15kW,
A Ti layer 2 having a film thickness of 1250 to 5000Å is formed. The Ti layer 301, the TiN layer 1 and the Ti layer 2 described above can be continuously formed by the same sputtering apparatus.

【００７３】次に、図１５を参照して、Ｎ2 雰囲気中
で、１５〜３０ｓｅｃ，６００〜９００℃の条件で急速
加熱法を用いて加熱処理を行なう。この急速加熱法によ
る加熱処理により、Ｔｉ層２の表面は、１００〜１００
０Å程度まで窒化され、ＴｉＮ層３が形成される。ま
た、コンタクトホール１０８の底部においては、Ｔｉ層
３０１と半導体基板１０１とが反応し、ＴｉＳｉ2 層２
０３が形成され、良好なオーミックコンタクトを得るこ
とができる。次に、図１６を参照して、ＴｉＮバリア層
３の上に、スパッタリング法により、アルミ合金層４を
８２５〜７０００Å形成する。Next, referring to FIG. 15, a heat treatment is performed in an N 2 atmosphere under the conditions of 15 to 30 seconds and 600 to 900 ° C. by using the rapid heating method. By the heat treatment by this rapid heating method, the surface of the Ti layer 2 is 100 to 100.
The TiN layer 3 is formed by nitriding to about 0Å. Further, at the bottom of the contact hole 108, the Ti layer 301 and the semiconductor substrate 101 react with each other, and the TiSi 2 layer 2
03 is formed, and good ohmic contact can be obtained. Next, referring to FIG. 16, an aluminum alloy layer 4 is formed on the TiN barrier layer 3 by the sputtering method by 825 to 7,000 Å.

【００７４】なお、本実施例においても、コンタクトホ
ール１０８のアスペクト比が大きいため、アルミ合金層
４のカバリッジは悪く、コンタクトホール１０８の内部
には、アルミ合金層４は形成されていない。しかし、コ
ンタクトホール１０８内には、ＴｉＮ層１、Ｔｉ層２お
よびＴｉＮバッファ層３が形成されているため、ビット
線の信頼性を損なうことはない。Also in this embodiment, since the contact hole 108 has a large aspect ratio, the coverage of the aluminum alloy layer 4 is poor, and the aluminum alloy layer 4 is not formed inside the contact hole 108. However, since the TiN layer 1, the Ti layer 2 and the TiN buffer layer 3 are formed in the contact hole 108, the reliability of the bit line is not impaired.

【００７５】また、本実施例においては、Ｔｉ層３０
１、ＴｉＮ層１およびＴｉ層２は同一装置にてスパッタ
リングにより形成することができるため、上述した実施
例１に比べ工程数を少なくして信頼性の高いビット線を
形成することが可能となる。Further, in this embodiment, the Ti layer 30 is used.
1, the TiN layer 1 and the Ti layer 2 can be formed by sputtering in the same apparatus, so that it is possible to form a highly reliable bit line by reducing the number of steps as compared with the first embodiment described above. .

【００７６】なお、上記各実施例において、ＴｉＮ層
１、Ｔｉ層２、ＴｉＮバッファ層３およびＴｉ層３０１
には、高融点金属材料としてＴｉを用いるようにしてい
るが、これに限られることなくタングステン、モリブデ
ンおよびタンタルなどを用いても同様の効果を得ること
ができる。また、ＴｉＮ層１およびＴｉＮバッファ層３
においても、チタンタングステンおよびモリブデンシリ
サイドなどを用いても同様の作用効果を得ることができ
る。In each of the above embodiments, the TiN layer 1, the Ti layer 2, the TiN buffer layer 3 and the Ti layer 301 are used.
Although Ti is used as the refractory metal material, the present invention is not limited to this, and similar effects can be obtained by using tungsten, molybdenum, tantalum, or the like. In addition, the TiN layer 1 and the TiN buffer layer 3
Also in the above, the same effects can be obtained by using titanium tungsten, molybdenum silicide or the like.

【００７７】[0077]

【発明の効果】以上、この発明に基づいた半導体装置お
よびその製造方法の１つの局面によれば、アスペクト比
が１以上のコンタクトホールにおいて、コンタクトホー
ルの内周面に沿って形成された第１配線層と、この第１
配線層の上に第２配線層が形成されている。さらに、こ
の第２配線層の厚さＨ2 と、第１配線層の厚さＨ1 との
比（Ｈ1 ／Ｈ2 ）の値が、１／２≦Ｈ1 ／Ｈ2 ≦１とな
るように形成されている。As described above, according to one aspect of the semiconductor device and the method of manufacturing the same according to the present invention, in the contact hole having the aspect ratio of 1 or more, the first hole formed along the inner peripheral surface of the contact hole. Wiring layer and this first
A second wiring layer is formed on the wiring layer. Further, the thickness H 2 of the second wiring layer, the value of the ratio of the thickness H 1 of the first wiring layer (H 1 / H 2) becomes the 1/2 ≦ H 1 / H 2 ≦ 1 Is formed.

【００７８】これにより、第２配線層がコンタクトホー
ル内において、所定の厚さに形成されなかった場合、ま
たは断線部分が生じた場合であっても、第１配線層にお
いて十分コンタクトホール内の不純物領域と電気的な接
合が可能となる。As a result, even if the second wiring layer is not formed to have a predetermined thickness in the contact hole, or even if a disconnection occurs, the impurities in the contact hole are sufficiently filled in the first wiring layer. Electrical contact with the area is possible.

【００７９】その結果、配線層としての信頼性を向上さ
せることが可能となり、半導体装置の動作の安定性の向
上を図ることが可能となる。As a result, the reliability of the wiring layer can be improved, and the operational stability of the semiconductor device can be improved.

【００８０】また、半導体装置において、さらに好まし
くは、第１配線層は、第１高融点金属層と、高融点金属
配線層と、第２高融点金属層との３層構造としている。Further, in the semiconductor device, more preferably, the first wiring layer has a three-layer structure of a first refractory metal wiring layer, a refractory metal wiring layer, and a second refractory metal layer.

【００８１】これにより、高融点金属配線層と不純物領
域との反応を第１高融点金属層により防止し、かつ、高
融点金属配線層と、第２配線層との反応を第２高融点金
属層により防止しつつかつ高融点金属配線層により第１
配線層のコンタクトホール部分における比抵抗の小さい
配線構造を実現することが可能となる。Thus, the reaction between the refractory metal wiring layer and the impurity region is prevented by the first refractory metal layer, and the reaction between the refractory metal wiring layer and the second wiring layer is prevented by the second refractory metal. The first layer by the refractory metal wiring layer while preventing it by the layer.
It is possible to realize a wiring structure having a small specific resistance in the contact hole portion of the wiring layer.

【００８２】次に、この発明の半導体装置の他の局面に
よれば、ゲート電極を挟むように形成された１対の不純
物領域の、一方の不純物領域には容量素子が形成され、
他方の不純物領域にはビット線が形成されている。この
ビット線は、アスペクト比が１以上のコンタクトホール
において、コンタクトホール内周面に沿って形成された
第１配線層と、この第１配線層の上に第２配線層が形成
されている。さらに、この第２配線層の厚さＨ2 と、第
１配線層の厚さＨ1 との比（Ｈ1 ／Ｈ2 ）の値が、１／
２≦Ｈ1 ／Ｈ2 ≦１となるように形成されている。これ
により、第２配線層が、コンタクトホール内において、
所定の厚さに形成されなかった場合、または断線部分が
生じた場合であっても、第１配線層において十分コンタ
クトホール内の不純物領域と電気的な接続が可能とな
り、ビット線としての信頼性を向上させることが可能と
なる。その結果、ＤＲＡＭの動作の信頼性の向上を図る
ことが可能となる。Next, according to another aspect of the semiconductor device of the present invention, a capacitive element is formed in one of the pair of impurity regions formed so as to sandwich the gate electrode.
Bit lines are formed in the other impurity region. In this bit line, in a contact hole having an aspect ratio of 1 or more, a first wiring layer is formed along the inner peripheral surface of the contact hole, and a second wiring layer is formed on the first wiring layer. Further, the thickness H 2 of the second wiring layer, the value of the ratio of the thickness H 1 of the first wiring layer (H 1 / H 2) is 1 /
It is formed so that 2 ≦ H 1 / H 2 ≦ 1. As a result, the second wiring layer, in the contact hole,
Even if it is not formed to a predetermined thickness, or even if a disconnection occurs, it is possible to sufficiently electrically connect to the impurity region in the contact hole in the first wiring layer, and the reliability as a bit line is improved. It becomes possible to improve. As a result, the reliability of the operation of the DRAM can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】 この発明に基づいた第１の実施例における半
導体装置の断面構造図である。FIG. 1 is a sectional structural view of a semiconductor device according to a first embodiment of the present invention.

【図２】 この発明に基づいた第１の実施例におけるビ
ット線の配線構造を示す模式図である。FIG. 2 is a schematic diagram showing a wiring structure of bit lines in the first embodiment according to the present invention.

【図３】 この発明に基づいた第１の実施例における半
導体装置の製造方法を示す第１工程断面図である。FIG. 3 is a sectional view of a first step showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図４】 この発明に基づいた第１の実施例における半
導体装置の製造方法を示す第２工程断面図である。FIG. 4 is a second step sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention.

【図５】 この発明に基づいた第１の実施例における半
導体装置の製造方法を示す第３工程断面図である。FIG. 5 is a sectional view showing a third step of the method for manufacturing a semiconductor device according to the first embodiment of the present invention.

【図６】 この発明に基づいた第１の実施例における半
導体装置の製造方法を示す第４工程断面図である。FIG. 6 is a fourth process sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention.

【図７】 この発明に基づいた第１の実施例における半
導体装置の製造方法を示す第５工程断面図である。FIG. 7 is a fifth step sectional view showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図８】 この発明に基づいた第１の実施例における半
導体装置の製造方法を示す第６工程断面図である。FIG. 8 is a sixth process sectional view showing the method for manufacturing the semiconductor device in the first embodiment based on the present invention.

【図９】 この発明に基づいた第２の実施例における半
導体装置の断面構造図である。FIG. 9 is a sectional structural view of a semiconductor device according to a second embodiment of the present invention.

【図１０】 この発明に基づいた第２の実施例における
ビット線の配線構造を示す模式図である。FIG. 10 is a schematic diagram showing a wiring structure of bit lines in a second embodiment based on the present invention.

【図１１】 この発明に基づいた第２の実施例における
半導体装置の製造方法を示す第１工程断面図である。FIG. 11 is a sectional view of a first step showing the method for manufacturing the semiconductor device according to the second embodiment of the present invention.

【図１２】 この発明に基づいた第２の実施例における
半導体装置の製造方法を示す第２工程断面図である。FIG. 12 is a second process sectional view showing the method for manufacturing the semiconductor device in the second embodiment according to the present invention.

【図１３】 この発明に基づいた第２の実施例における
半導体装置の製造方法を示す第３工程断面図である。FIG. 13 is a sectional view of a third step showing the method for manufacturing the semiconductor device according to the second embodiment of the present invention.

【図１４】 この発明に基づいた第２の実施例における
半導体装置の製造方法を示す第４工程断面図である。FIG. 14 is a fourth process sectional view showing the method of manufacturing the semiconductor device according to the second embodiment of the present invention.

【図１５】 この発明に基づいた第２の実施例における
半導体装置の製造方法を示す第５工程断面図である。FIG. 15 is a fifth step sectional view showing the method for manufacturing the semiconductor device according to the second embodiment of the present invention.

【図１６】 この発明に基づいた第２の実施例における
半導体装置の製造方法を示す第６工程断面図である。FIG. 16 is a sixth process sectional view showing the method of manufacturing the semiconductor device according to the second embodiment of the present invention.

【図１７】 従来技術における半導体装置の構造を示す
第１の断面図である。FIG. 17 is a first cross-sectional view showing the structure of a semiconductor device in the related art.

【図１８】 コンタクトホール内に形成される配線層の
製膜状態を示す第１の模式図である。FIG. 18 is a first schematic diagram showing a film formation state of a wiring layer formed in a contact hole.

【図１９】 コンタクトホール内に形成される配線層の
製膜状態を示す第２の模式図である。FIG. 19 is a second schematic diagram showing a film formation state of a wiring layer formed in a contact hole.

【図２０】 コンタクトホール内に形成される配線層の
製膜状態を示す第３の模式図である。FIG. 20 is a third schematic diagram showing a film formation state of a wiring layer formed in a contact hole.

【図２１】 従来技術における半導体装置の構造を示す
第２の断面図である。FIG. 21 is a second cross-sectional view showing the structure of the semiconductor device in the related art.

【符号の説明】[Explanation of symbols]

１ ＴｉＮ層、２ Ｔｉ層、３ ＴｉＮバッファ層、４
アルミ合金層、１０１ 半導体基板、１０２ フィー
ルド酸化膜、１０３ ゲート酸化膜、１０４ゲート電
極、１０５ ｎ型不純物領域、１０６ スタックドタイ
プキャパシタ、１０７ 第１層間酸化膜、１０８ コン
タクトホール、１１０ 第２層間酸化膜、１１１ アル
ミ配線層、１１２ パッシベーション膜、２０３ チタ
ンシリサイド層、３０１ Ｔｉ層。なお、図中同一符号
は、同一または相当部分を示す。1 TiN layer, 2 Ti layer, 3 TiN buffer layer, 4
Aluminum alloy layer, 101 semiconductor substrate, 102 field oxide film, 103 gate oxide film, 104 gate electrode, 105 n-type impurity region, 106 stacked type capacitor, 107 first interlayer oxide film, 108 contact hole, 110 second interlayer oxide Film, 111 aluminum wiring layer, 112 passivation film, 203 titanium silicide layer, 301 Ti layer. The same reference numerals in the drawings denote the same or corresponding parts.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 27/108 Ｈ０１Ｌ 27/10 ３２５ Ｃ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location H01L 21/8242 27/108 H01L 27/10 325 C

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】 所定の領域に不純物領域を有する半導体
基板と、 前記不純物領域に通じ、アスペクト比が１以上のコンタ
クトホールを有し、前記半導体基板上に形成された層間
絶縁膜と、 前記不純物領域に電気的に接続されるように前記層間絶
縁膜の表面および前記コンタクトホールの内周面に沿っ
て形成された第１配線層と、 少なくとも前記層間絶縁膜の略平坦部の上の前記第１配
線層の上に形成された第２配線層と、を備え、 前記第１配線層の厚さ（Ｈ1 ）と、前記第２配線層の厚
さ（Ｈ2 ）との比（Ｈ 1 ／Ｈ2 ）の値が、 １／２≦Ｈ1 ／Ｈ2 ≦１ である半導体装置。1. A semiconductor having an impurity region in a predetermined region.
A substrate and a contour having an aspect ratio of 1 or more, which communicates with the impurity region.
Layer formed on the semiconductor substrate having a hole
The insulating film and the insulating layer are electrically connected to the impurity region.
Along the surface of the border film and the inner peripheral surface of the contact hole
And a first wiring layer formed on at least a substantially flat portion of the interlayer insulating film.
A second wiring layer formed on the line layer, the thickness of the first wiring layer (H1) And the thickness of the second wiring layer
Sa (H2) Ratio (H 1/ H2) Value is 1/2 ≤ H1/ H2A semiconductor device with ≦ 1. 【請求項２】 前記第１配線層は、 前記層間絶縁膜の上に形成された第１高融点金属バッフ
ァ層と、 前記第１高融点金属バッファ層の上に形成された高融点
金属配線層と、 前記高融点金属配線層の上に形成された第２高融点金属
バッファ層と、を含む請求項１に記載の半導体装置。2. The first wiring layer includes a first refractory metal buffer layer formed on the interlayer insulating film, and a refractory metal wiring layer formed on the first refractory metal buffer layer. The semiconductor device according to claim 1, further comprising: a second refractory metal buffer layer formed on the refractory metal wiring layer. 【請求項３】 前記第１配線層は、 前記層間絶縁膜と、前記第１高融点金属バッファ層との
間にさらに高融点金属層を含む、請求項２に記載の半導
体装置。3. The semiconductor device according to claim 2, wherein the first wiring layer further includes a refractory metal layer between the interlayer insulating film and the first refractory metal buffer layer. 【請求項４】 前記第１高融点金属配線層は、窒化チタ
ン、チタンタングステンおよびモリブデンシリサイドか
らなるグループから選択された材料を含んでいる、請求
項２に記載の半導体装置。4. The semiconductor device according to claim 2, wherein the first refractory metal wiring layer contains a material selected from the group consisting of titanium nitride, titanium tungsten, and molybdenum silicide. 【請求項５】 前記高融点金属配線層は、チタン、タン
グステン、モリブデンおよびタンタルからなるグループ
から選択された材料を含んでいる、請求項２に記載の半
導体装置。5. The semiconductor device according to claim 2, wherein the refractory metal wiring layer contains a material selected from the group consisting of titanium, tungsten, molybdenum and tantalum. 【請求項６】 前記第２高融点金属バッファ層は、窒化
チタン、チタンタングステンおよびモリブデンシリサイ
ドからなるグループから選択された材料を含んでいる、
請求項２に記載の半導体装置。6. The second refractory metal buffer layer comprises a material selected from the group consisting of titanium nitride, titanium tungsten and molybdenum silicide.
The semiconductor device according to claim 2. 【請求項７】 前記高融点金属層は、 チタン、タングステン、モリブデンおよびタンタルから
なるグループから選択された材料を含んでいる、請求項
３に記載の半導体装置。7. The semiconductor device according to claim 3, wherein the refractory metal layer contains a material selected from the group consisting of titanium, tungsten, molybdenum, and tantalum. 【請求項８】 半導体基板の上に絶縁膜を介して形成さ
れたゲート電極と、 前記ゲート電極を挟むように、前記半導体基板に形成さ
れた１対の不純物領域と、 前記１対の不純物領域の一方の不純物領域に電気的に接
続された容量素子と、 前記ゲート電極および前記容量素子を覆い、前記１対の
不純物領域の他方の不純物領域に通じ、アスペクト比が
１以上のコンタクトホールを有する層間絶縁膜と、 前記コンタクトホールにおいて、前記１対の不純物領域
の他方に電気的に接続されたビット線と、を備え、 前記ビット線は、 前記層間絶縁膜の表面および前記コンタクトホールの内
周面に沿って形成された第１配線層と、 少なくとも前記層間絶縁膜の略平坦部の上の前記第１配
線層の上に形成された第２配線層とを有し、 前記第１配線層の厚さ（Ｈ1 ）と、前記第２配線層の厚
さ（Ｈ2 ）との比（Ｈ 1 ／Ｈ2 ）の値が、 １／２≦Ｈ1 ／Ｈ2 ≦１ である半導体装置。8. A semiconductor substrate formed on an insulating film.
Formed on the semiconductor substrate so as to sandwich the gate electrode between the gate electrode and the gate electrode.
Electrically connected to the pair of impurity regions and one of the pair of impurity regions.
A continuous capacitive element, covering the gate electrode and the capacitive element,
The aspect ratio is connected to the other impurity region
An interlayer insulating film having one or more contact holes, and the pair of impurity regions in the contact holes
A bit line electrically connected to the other of the contact line and the bit line,
A first wiring layer formed along a peripheral surface, and the first wiring layer on at least a substantially flat portion of the interlayer insulating film.
A second wiring layer formed on the line layer, the thickness of the first wiring layer (H1) And the thickness of the second wiring layer
Sa (H2) Ratio (H 1/ H2) Value is 1/2 ≤ H1/ H2A semiconductor device with ≦ 1. 【請求項９】 半導体基板の所定の領域に不純物領域を
形成する工程と、 前記半導体基板の上に層間絶縁膜を形成する工程と、 前記層間絶縁膜に、前記不純物領域に通じアスペクト比
が１以上のコンタクトホールを開口する工程と、 前記不純物領域に電気的に接続されるように、前記層間
絶縁膜の表面および前記コンタクトホールの内周面に沿
って第１配線層を形成する工程と、 前記第１配線層の上に第２配線層を形成する工程と、を
備え、 前記第１配線層を形成する工程と、前記第２配線層を形
成する工程とは、 前記第１配線層の厚さ（Ｈ1 ）と、前記第２配線層の厚
さ（Ｈ2 ）との比（Ｈ 1 ／Ｈ2 ）の値が、 １／２≦Ｈ1 ／Ｈ2 ≦１ となるように形成する工程を含む、半導体装置の製造方
法。9. An impurity region is formed in a predetermined region of a semiconductor substrate.
A step of forming, an step of forming an interlayer insulating film on the semiconductor substrate, an aspect ratio of the interlayer insulating film leading to the impurity region.
Opening one or more contact holes, and so as to electrically connect to the impurity region.
Along the surface of the insulating film and the inner peripheral surface of the contact hole.
Forming a first wiring layer, and forming a second wiring layer on the first wiring layer.
And forming the first wiring layer and forming the second wiring layer.
The step of forming is the thickness of the first wiring layer (H1) And the thickness of the second wiring layer
Sa (H2) Ratio (H 1/ H2) Value is 1/2 ≤ H1/ H2Manufacturing method of semiconductor device including forming step so that ≦ 1
Law. 【請求項１０】 前記第１配線層を形成する工程は、 スパッタリング法により、チタンを所定厚さ堆積する工
程と、 この所定厚さ堆積されたチタンを、窒素ガス雰囲気中で
熱処理を行ない窒化チタンとし、第１高融点金属バッフ
ァ層を形成する工程と、 前記第１高融点金属バッファ層の上にスパッタリング法
によりチタンを所定厚さ堆積し、高融点金属配線層を形
成する工程と、 前記高融点金属配線層の上に、反応性スパッタリング法
により、窒化チタンを所定厚さ堆積し、第２高融点金属
バッファ層を形成する工程と、を含み、 前記第２配線層を形成する工程は、 スパッタリング法により所定厚さのアルミ合金を堆積す
る工程を含む、請求項９に記載の半導体装置の製造方
法。10. The step of forming the first wiring layer comprises a step of depositing titanium to a predetermined thickness by a sputtering method, and a heat treatment of the titanium deposited to a predetermined thickness in a nitrogen gas atmosphere. And forming a first refractory metal buffer layer, depositing a predetermined thickness of titanium on the first refractory metal buffer layer by a sputtering method to form a refractory metal wiring layer, and A step of depositing titanium nitride to a predetermined thickness on the melting point metal wiring layer by a reactive sputtering method to form a second refractory metal buffer layer, the step of forming the second wiring layer, The method for manufacturing a semiconductor device according to claim 9, further comprising a step of depositing an aluminum alloy having a predetermined thickness by a sputtering method. 【請求項１１】 前記第１配線層を形成する工程は、 スパッタリング法によりチタンを所定厚さ堆積し、高融
点金属層を形成する工程と、 前記高融点金属層の上に反応性スパッタリング法により
所定厚さの窒化チタンを堆積し、第１高融点金属バッフ
ァ層を形成する工程と、 前記第１高融点金属バッファ層の上にスパッタリング法
によりチタンを所定厚さ堆積し、高融点金属配線層を形
成する工程と、 窒素雰囲気中において、前記高融点金属配線層の加熱処
理を行ない、前記高融点金属配線層の表面層に所定厚さ
の窒化チタンからなる第２高融点金属バッファ層を形成
する工程と、を含み、 前記第２配線層を形成する工程は、 スパッタリング法により所定厚さのアルミ合金を堆積す
る工程を含む、請求項９に記載の半導体装置の製造方
法。11. The step of forming the first wiring layer comprises the steps of depositing titanium to a predetermined thickness by a sputtering method to form a refractory metal layer, and forming the refractory metal layer on the refractory metal layer by a reactive sputtering method. Depositing titanium nitride with a predetermined thickness to form a first refractory metal buffer layer; and depositing titanium with a predetermined thickness on the first refractory metal buffer layer by a sputtering method to form a refractory metal wiring layer. And a heat treatment of the refractory metal wiring layer in a nitrogen atmosphere to form a second refractory metal buffer layer of titanium nitride having a predetermined thickness on the surface layer of the refractory metal wiring layer. 10. The method of manufacturing a semiconductor device according to claim 9, wherein the step of forming the second wiring layer includes the step of depositing an aluminum alloy having a predetermined thickness by a sputtering method.
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JP2011176372A (en) * 2011-06-09 2011-09-08 Renesas Electronics Corp Semiconductor device, and method of manufacturing the same

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