JP2011176372A

JP2011176372A - Semiconductor device, and method of manufacturing the same

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Publication number: JP2011176372A
Application number: JP2011129206A
Authority: JP
Inventors: Masahiko Fujisawa; 雅彦藤澤
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-06-09
Filing date: 2011-06-09
Publication date: 2011-09-08

Abstract

<P>PROBLEM TO BE SOLVED: To provide an inexpensive semiconductor device, capable of coping with miniaturization of the semiconductor device, facilitating manufacture and having low contact resistance, and to provide a method of manufacturing the same. <P>SOLUTION: An interlayer dielectric (8) is formed to cover impurity regions (7) on a Si substrate (1), and in the interlayer dielectric (8), contact holes (9) are formed to dig the impurity regions (7) by penetrating the interlayer dielectric (8). In each contact hole (9), a metal film (10), a barrier layer (11), metal silicide (12) and a source/drain wire (14) are formed. The source/drain wire (14) is formed of tungsten. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置およびその製造方法に関し、特にソース、ドレイン配線とソース、ドレイン領域とのコンタクト抵抗を低減した、ＭＰＵ(Micro Processing Unit)のロジック系デバイス等の半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device such as an MPU (Micro Processing Unit) logic system device and a manufacturing method thereof with reduced contact resistance between a source and drain wiring and a source and drain region. It is.

シリコン基板と金属配線とを電気的に接続するために開口されるコンタクトホールは、半導体装置の微細化のためには径を小さくすることが望ましく、一方、低抵抗のコンタクトを形成するためには径を大きくすることが望ましい。このため、半導体装置の微細化の進行に伴い、コンタクトホール形成技術は重要な位置を占めるようになっている。一般に、シリコン基板と金属膜とのコンタクト抵抗を減らすことを目的に、上記コンタクトホール底部には金属シリサイド膜が成膜される。図２５は、従来の製造方法において、シリコン基板の全面に、PSG(Phosphate Silicate Glass)膜やBPSG(Boro-Phosphate Silicate Glass)膜等からなる層間絶縁膜１０８を成膜した段階の断面図である。シリコン基板１０１には各素子形成領域を分離する素子分離絶縁膜１０２、ソース、ドレイン領域となる不純物領域１０７、ゲート絶縁膜１０３、サイドウォール１０６を有するゲート電極１０５、ならびにゲート電極および不純物領域（ソース、ドレイン領域）１０７を覆う層間絶縁膜１０８が形成されている。 The contact hole that is opened to electrically connect the silicon substrate and the metal wiring is desirably reduced in diameter for miniaturization of the semiconductor device, while in order to form a low-resistance contact. It is desirable to increase the diameter. For this reason, with the progress of miniaturization of semiconductor devices, the contact hole forming technique has become an important position. In general, a metal silicide film is formed on the bottom of the contact hole for the purpose of reducing the contact resistance between the silicon substrate and the metal film. FIG. 25 is a cross-sectional view at a stage where an interlayer insulating film 108 made of a PSG (Phosphate Silicate Glass) film, a BPSG (Boro-Phosphate Silicate Glass) film, or the like is formed on the entire surface of a silicon substrate in the conventional manufacturing method. . The silicon substrate 101 includes an element isolation insulating film 102 for isolating each element formation region, an impurity region 107 serving as a source and a drain region, a gate insulating film 103, a gate electrode 105 having sidewalls 106, and a gate electrode and an impurity region (source , Drain region) 107 is formed.

この段階にいたる、従来の半導体装置の製造方法は、次のとおりである。まず、シリコン基板１０１に素子分離絶縁膜１０２を形成し、それぞれの素子形成領域の分離を行う。次に、ゲート絶縁膜の上の全面にゲート絶縁膜１０３を形成し、続いて、上記シリコン基板の全面に多結晶体シリコン膜１０４を形成し、これをパターニングしてゲート電極１０５を形成する。ここでは、多結晶体シリコン単層をゲート電極として用いる例を示したが、多結晶体シリコン上に金属シリサイドを積層した、いわゆるポリサイド構造のゲート電極を用いてもよい。次に、サイドウォール１０６をゲート電極の両側に形成し、さらに、サイドウォール１０６の外側のシリコン基板１０１にソース、ドレイン領域となる不純物領域１０７を形成する。イオン注入を行った後に、引き続き、熱処理を行って上記不純物領域１０７のイオン注入種を活性化する。この後に、図２５に示したように、層間絶縁膜１０８を形成する。 The conventional method for manufacturing a semiconductor device up to this stage is as follows. First, the element isolation insulating film 102 is formed on the silicon substrate 101, and each element formation region is separated. Next, a gate insulating film 103 is formed on the entire surface of the gate insulating film, and subsequently, a polycrystalline silicon film 104 is formed on the entire surface of the silicon substrate, and this is patterned to form a gate electrode 105. Although an example in which a polycrystalline silicon single layer is used as a gate electrode is shown here, a gate electrode having a so-called polycide structure in which a metal silicide is stacked on polycrystalline silicon may be used. Next, sidewalls 106 are formed on both sides of the gate electrode, and impurity regions 107 serving as source and drain regions are formed in the silicon substrate 101 outside the sidewalls 106. After the ion implantation, a heat treatment is subsequently performed to activate the ion implantation species in the impurity region 107. Thereafter, as shown in FIG. 25, an interlayer insulating film 108 is formed.

続いて、図２６に示すように、ゲート電極１０５の上および不純物領域の上の所定の位置にコンタクトホール１０９を開口する。次に、コンタクト層となる金属膜１１０およびバリア層となる金属膜１１１とを連続して形成する(図２７）。ここで、バリア層１１１はシリコンと金属配線とが反応することを防止するために設けられている。続いて、熱処理を加えることによって、コンタクトホール底部に形成されたコンタクト層の金属層１１０を熱処理によってシリサイド化して金属シリサイド１１２を形成する(図２８）。この後、配線を形成するタングステンなどで導電膜である配線用金属膜１１３を成膜し(図２９）、その配線用金属膜をエッチングして金属配線１１４を形成する(図３０）。図３１に、図３０のＣ部拡大図を示す。コンタクトホール１０９の底部には、金属シリサイド層１１２が形成されており、金属配線１１４と金属シリサイド層１１２との間には、金属配線とシリコンとが反応することを防止するバリアメタル１１１が形成されている。 Subsequently, as shown in FIG. 26, contact holes 109 are opened at predetermined positions on the gate electrode 105 and on the impurity regions. Next, a metal film 110 to be a contact layer and a metal film 111 to be a barrier layer are continuously formed (FIG. 27). Here, the barrier layer 111 is provided to prevent silicon and metal wiring from reacting. Subsequently, by applying heat treatment, the metal layer 110 of the contact layer formed at the bottom of the contact hole is silicided by heat treatment to form a metal silicide 112 (FIG. 28). Thereafter, a wiring metal film 113 which is a conductive film is formed with tungsten or the like for forming the wiring (FIG. 29), and the wiring metal film is etched to form the metal wiring 114 (FIG. 30). FIG. 31 is an enlarged view of part C in FIG. A metal silicide layer 112 is formed at the bottom of the contact hole 109, and a barrier metal 111 is formed between the metal wiring 114 and the metal silicide layer 112 to prevent the metal wiring and silicon from reacting. ing.

このようなコンタクト部のコンタクト抵抗は、金属配線１１４の抵抗、金属配線１１４とバリア層１１１との界面抵抗、バリア層１１１の抵抗、バリア層１１１と金属シリサイド層１１２との界面抵抗、金属シリサイド層１１２の抵抗、金属シリサイド層１１２とソース、ドレイン領域１０７との界面抵抗、の総和によって決定される。しかし、これらの要素の中で、金属シリサイド層１１２とソース、ドレイン領域との界面抵抗が他の抵抗と比較して最も大きいので、この界面抵抗によってコンタクト抵抗は支配されることになる。 The contact resistance of such a contact portion includes the resistance of the metal wiring 114, the interface resistance between the metal wiring 114 and the barrier layer 111, the resistance of the barrier layer 111, the interface resistance between the barrier layer 111 and the metal silicide layer 112, and the metal silicide layer. 112 and the sum of the interface resistance between the metal silicide layer 112 and the source / drain region 107. However, among these elements, the interface resistance between the metal silicide layer 112 and the source and drain regions is the largest compared to other resistances, and thus the contact resistance is dominated by this interface resistance.

特開昭６０−１８７０６０号公報JP-A-60-187060 特開平８−１７２１２５号公報JP-A-8-172125 特開平３−２８０５３２号公報JP-A-3-280532

ここで、問題となる金属シリサイド層１１２とソース、ドレイン領域１０７との界面抵抗は、次式によって表わされる。 Here, the interface resistance between the metal silicide layer 112 in question and the source / drain region 107 is expressed by the following equation.

界面抵抗Ｒ＝ρ／Ｓ・・・・・・・・・・(１)
ρ：金属シリサイド層とシリコン基板との界面の界面抵抗率
Ｓ：金属シリサイド層とシリコン基板との界面の接触面積
年々、着実に進行してゆく半導体装置の微細化、高集積化に伴ってコンタクトホール径は縮小されており、金属シリサイド層とシリコン基板との界面の接触面積Ｓは小さくなり、コンタクト抵抗の増大が問題となってきている。このコンタクト抵抗増大の問題を解決するためには、上記の式(１)より下記の２つの方法が考えられる。
(Ａ)シリコン基板と金属シリサイド層との界面の界面抵抗率ρの低減
(Ｂ)シリコン基板と金属シリサイド層との界面の接触面積Ｓの拡大
上記(Ｂ)の接触面積の拡大に着目してコンタクト抵抗の低減を行った従来例について説明する。接触面積Ｓを拡大する手法は、(ａ)シリコン基板と金属シリサイドとの界面をウエハの厚さ方向に拡大する手法、(ｂ)同界面をウエハ面に平行に拡大する手法、(ｃ)コンタクトホール底部のシリコン基板と金属シリサイドとの界面の面積を増大させる手法、に大別できる。 Interface resistance R = ρ / S (1)
ρ: Interfacial resistivity of the interface between the metal silicide layer and the silicon substrate S: Contact area of the interface between the metal silicide layer and the silicon substrate The hole diameter has been reduced, the contact area S at the interface between the metal silicide layer and the silicon substrate has become smaller, and an increase in contact resistance has become a problem. In order to solve this increase in contact resistance, the following two methods are conceivable from the above equation (1).
(A) Reduction of interface resistivity ρ at the interface between the silicon substrate and the metal silicide layer
(B) Expansion of contact area S at the interface between the silicon substrate and the metal silicide layer A conventional example in which contact resistance is reduced by focusing on the expansion of the contact area in (B) will be described. The method of expanding the contact area S includes (a) a method of expanding the interface between the silicon substrate and the metal silicide in the thickness direction of the wafer, (b) a method of expanding the interface parallel to the wafer surface, and (c) a contact. It can be roughly divided into methods for increasing the area of the interface between the silicon substrate at the bottom of the hole and the metal silicide.

(ａ)上記界面をウエハの厚さ方向に拡大する手法は、コンタクト部の平面的な面積を拡大することなく、ホール径が縮小された場合にもコンタクト抵抗を低減できるので、半導体装置の微細化との両立をはかるという点では最も有効な手法である。この手法を用いた例として、半導体基板の不純物領域に溝を形成した後に、その溝に金属または金属シリサイドを埋め込み、その上にコンタクトホールを形成する方法がある（特開昭６０−１８７０６０号公報）。この方法ではシリコン基板に溝を形成する工程と、コンタクトホールを形成する工程とを、それぞれ別々に行うため、工程数が増大するという問題がある。 (a) The method of enlarging the interface in the thickness direction of the wafer can reduce the contact resistance even when the hole diameter is reduced without increasing the planar area of the contact portion. This is the most effective method in terms of achieving compatibility with computerization. As an example using this technique, there is a method in which after forming a groove in an impurity region of a semiconductor substrate, a metal or metal silicide is buried in the groove and a contact hole is formed thereon (Japanese Patent Laid-Open No. 60-187060). ). This method has a problem in that the number of steps increases because the step of forming a groove in the silicon substrate and the step of forming a contact hole are performed separately.

(ｂ)ウエハ面に平行な方向に拡大する手法を用いた例として、コンタクトホール断面よりも広い面積の金属シリサイド層を形成した方法がある(特開平８−１７２１２５号公報）。しかし、この方法では、コンタクトホール断面よりも広い面積の金属シリサイド層の形成工程が複雑になりコスト増を招く欠点がある。
(ｃ)コンタクホール底部における上記界面の面積を増大させた例として、コンタクトホール底部に微細凹凸を形成する方法（特開平３−２８０５３２号公報）がある。この方法の場合、コンタクトホールの径を拡大することなく、シリコン基板と金属シリサイドとの界面の面積Ｓを増大できる利点を有している。しかしながら、凹凸を形成するコンタクトホール底部の面積自体に限度があるため、コンタクトホール径が縮小された場合、コンタクト抵抗上昇を抑制する効果が小さくなる問題がある。 (b) As an example using a method of enlarging in a direction parallel to the wafer surface, there is a method in which a metal silicide layer having an area larger than the cross section of the contact hole is formed (Japanese Patent Laid-Open No. 8-172125). However, this method has a drawback that the process for forming the metal silicide layer having a larger area than the cross section of the contact hole is complicated, resulting in an increase in cost.
(c) As an example of increasing the area of the interface at the bottom of the contact hole, there is a method of forming fine irregularities on the bottom of the contact hole (Japanese Patent Laid-Open No. 3-280532). This method has an advantage that the area S of the interface between the silicon substrate and the metal silicide can be increased without increasing the diameter of the contact hole. However, since there is a limit to the area of the bottom of the contact hole forming the irregularities, there is a problem that the effect of suppressing the increase in contact resistance is reduced when the contact hole diameter is reduced.

本発明は、半導体装置の微細化に対処しうる、製造が容易で安価な低コンタクト抵抗の半導体装置およびその製造方法を提供することを目的とする。
An object of the present invention is to provide a low-contact-resistance semiconductor device that can cope with the miniaturization of a semiconductor device and is easy to manufacture and inexpensive, and a manufacturing method thereof.

本発明の請求項１の半導体装置は、シリコン基板の主表面に形成された不純物領域と、不純物領域を覆う層間絶縁膜と、不純物領域の上の層間絶縁膜を貫通するコンタクトホール内および当該コンタクトホール周囲の層間絶縁膜の上に形成されている導電膜とを有する。また、この装置は、コンタクトホール底部より下側の不純物領域において、不純物領域に接して囲まれ、コンタクトホール下端の径よりも大きな径を有する金属シリサイド層とを備える。さらに、この装置における、上記金属シリサイド層は、コンタクトホール下端の層間絶縁膜の底面に接する上側金属シリサイド層と、不純物領域に接する下側金属シリサイド層との境界をなす界面を含む。 According to a first aspect of the present invention, there is provided a semiconductor device comprising: an impurity region formed on a main surface of a silicon substrate; an interlayer insulating film covering the impurity region; a contact hole penetrating the interlayer insulating film above the impurity region; And a conductive film formed on the interlayer insulating film around the hole. In addition, the device includes a metal silicide layer that is surrounded by and in contact with the impurity region in the impurity region below the bottom of the contact hole and has a diameter larger than the diameter of the lower end of the contact hole. Further, in this device, the metal silicide layer includes an interface that forms a boundary between the upper metal silicide layer in contact with the bottom surface of the interlayer insulating film at the lower end of the contact hole and the lower metal silicide layer in contact with the impurity region.

上記の金属シリサイド層は、コンタクトホール底部の不純物領域に形成された拡大凹部の底に沿って形成されている。この拡大凹部は、層間絶縁膜を貫通するコンタクトホールよりも大きな径を有している。このため、金属シリサイド層となる金属膜を拡大凹部の隅にまで形成するためには、メタルＣＶＤ(Chemical Vapor Deposition)法などを用いて形成する。このとき、上記拡大凹部の隅の部分に形成される金属膜は、拡大凹部の底からだけでなく、層間絶縁膜の底面からも発生する。層間絶縁膜の底面から発生した上側金属膜と、拡大凹部の隅の底面から発生した下側金属膜とは、それぞれ拡大凹部の上および下から拡大凹部の内側に向かって成長するので、それらは拡大凹部の中で会合し、拡大凹部の隅で界面を形成する。この界面はシームと呼ばれることがある。一方、大部分の拡大凹部では、その底面から金属膜を成長させる。これらの金属膜は、シリコン基板に接する部分で金属シリサイドとなる。隅の部分のシームを含む金属膜もシリコン基板に接する部分に近いので、金属シリサイドとなる。 The metal silicide layer is formed along the bottom of the enlarged recess formed in the impurity region at the bottom of the contact hole. The enlarged recess has a larger diameter than a contact hole that penetrates the interlayer insulating film. For this reason, in order to form the metal film to be the metal silicide layer up to the corner of the enlarged recess, it is formed by using a metal CVD (Chemical Vapor Deposition) method or the like. At this time, the metal film formed at the corner of the enlarged recess is generated not only from the bottom of the enlarged recess but also from the bottom of the interlayer insulating film. The upper metal film generated from the bottom surface of the interlayer insulating film and the lower metal film generated from the bottom surface of the corner of the enlarged recess grow from the upper and lower sides of the enlarged recess toward the inside of the enlarged recess, respectively. They meet in the enlarged recess and form an interface at the corner of the enlarged recess. This interface is sometimes called a seam. On the other hand, a metal film is grown from the bottom of most of the enlarged recesses. These metal films become metal silicide at the portion in contact with the silicon substrate. Since the metal film including the seam at the corner portion is also close to the portion in contact with the silicon substrate, it becomes a metal silicide.

なお、コンタクトホール内に形成する導電膜または金属膜と、コンタクトホール周囲の層間絶縁膜の上に形成する導電膜または金属膜とは、別々に形成されたものでもよいし、同じ機会に形成されたものでもよい。 Note that the conductive film or metal film formed in the contact hole and the conductive film or metal film formed on the interlayer insulating film around the contact hole may be formed separately or formed at the same opportunity. May be good.

上記の拡大凹部はコンタクトホール開口後に引き続いて設けるので、特に従来の製造工程の順序を変化させる付加的な工程が必要ではない。したがって、上記本発明の製造方法は簡便に実施することができる。このように、コンタクトホール開口部よりも広い拡大凹部にオーミックコンタクトを形成し接触面積を増大させることにより、半導体装置を微細化しても低抵抗なコンタクトを形成することができる。また、上記のシリコン基板に設ける拡大凹部は、貫通孔でもよいが、望ましくは溝状の拡大凹部である。 Since the above-mentioned enlarged recess is provided continuously after opening the contact hole, an additional process for changing the order of the conventional manufacturing processes is not particularly necessary. Therefore, the production method of the present invention can be easily carried out. Thus, by forming an ohmic contact in an enlarged recess wider than the contact hole opening and increasing the contact area, a low-resistance contact can be formed even if the semiconductor device is miniaturized. Further, the enlarged recess provided in the silicon substrate may be a through hole, but is preferably a groove-like enlarged recess.

本発明の請求項２の半導体装置は、シリコン基板の主表面に形成された不純物領域と、不純物領域を覆う層間絶縁膜と、不純物領域の上の層間絶縁膜を貫通し当該不純物領域の中にまで達するコンタクトホール内および当該コンタクトホール周囲の層間絶縁膜の上に形成されている導電膜と、不純物領域に囲まれるコンタクトホール底部の側壁および底面を覆っている金属シリサイド層とを備える。 According to a second aspect of the present invention, there is provided a semiconductor device including an impurity region formed on a main surface of a silicon substrate, an interlayer insulating film covering the impurity region, and an interlayer insulating film above the impurity region and passing through the impurity region. And a metal silicide layer covering the side wall and the bottom surface of the bottom of the contact hole surrounded by the impurity region.

上記の金属シリサイド層の形成により、半導体装置の微細化が進んでも平面的な面積を増大させずにコンタクト面積を増大させることができ、低抵抗コンタクトを得ることができる。また、上記のコンタクトホールは、層間絶縁膜の開口エッチングに引き続いて連続して半導体基板を異方性エッチングするので、これまでの製造工程にさらに製造工程を付加することなく形成することができる。 By forming the metal silicide layer, the contact area can be increased without increasing the planar area even if the semiconductor device is miniaturized, and a low-resistance contact can be obtained. Further, since the semiconductor substrate is anisotropically etched continuously following the opening etching of the interlayer insulating film, the contact hole can be formed without adding a manufacturing process to the conventional manufacturing process.

本発明の請求項３の半導体装置は、シリコン基板の主表面に形成された不純物領域と、不純物領域を覆う層間絶縁膜と、不純物領域の上の層間絶縁膜を貫通するコンタクトホール内および当該コンタクトホールの周囲の層間絶縁膜の上に形成されている導電膜と、コンタクトホール底部から不純物領域の中へ広がって延びる金属シリサイド層とを備えている。そして、当該金属シリサイド層を構成する金属原子は、シリサイド反応を行なう際に、Ｓｉ原子が当該金属の膜中に拡散する量よりも多くシリコン基板中に拡散する金属である。上記の金属としては、請求項４の半導体装置のように、金属シリサイドを構成する金属原子が、ＣｏおよびＮｉのうちのいずれかであることが望ましい。 According to a third aspect of the present invention, there is provided a semiconductor device comprising: an impurity region formed on a main surface of a silicon substrate; an interlayer insulating film covering the impurity region; a contact hole penetrating the interlayer insulating film above the impurity region; A conductive film formed on the interlayer insulating film around the hole and a metal silicide layer extending from the bottom of the contact hole into the impurity region are provided. The metal atom constituting the metal silicide layer is a metal that diffuses into the silicon substrate more than the amount of Si atoms diffused into the metal film when the silicide reaction is performed. As the metal, it is desirable that the metal atom constituting the metal silicide is any one of Co and Ni as in the semiconductor device of claim 4.

シリサイド化熱処理時にＳｉ原子が当該金属の膜中に拡散する量よりも多くシリコン基板中に拡散する金属する原子として、例えばＣｏおよびＮｉを用いるのがよい。上記金属の採用により、従来のコンタクトホール形成工程および金属膜成膜工程を用いながら、従来よりも深く不純物領域に金属シリサイド層を形成することができる。また、径方向にも広がるので、上記金属シリサイド層の径は、上記コンタクトホールの下端部径よりも大きくなる。この結果、半導体装置を微細化しても、良好なコンタクトを形成することが可能となる。 For example, Co and Ni are preferably used as metal atoms that diffuse into the silicon substrate more than the amount of Si atoms diffused into the metal film during the silicidation heat treatment. By employing the above metal, a metal silicide layer can be formed in the impurity region deeper than in the prior art while using the conventional contact hole forming step and metal film forming step. Moreover, since it also extends in the radial direction, the diameter of the metal silicide layer is larger than the diameter of the lower end portion of the contact hole. As a result, even if the semiconductor device is miniaturized, a good contact can be formed.

本発明の請求項５の半導体装置の製造方法は、シリコン基板の主表面に不純物を注入して不純物領域を形成する工程と、不純物領域を覆う層間絶縁膜を成膜する工程と、不純物領域の上の層間絶縁膜にコンタクトホールを開口する工程と、コンタクトホールの開口に引き続いて、シリコン基板をエッチングしてコンタクトホール底部の径よりも大きい径の拡大凹部を不純物領域に設ける工程と、拡大凹部を埋めるように金属膜をコンタクトホール底部に成膜する工程とを備える。 According to a fifth aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: implanting impurities into a main surface of a silicon substrate to form an impurity region; forming an interlayer insulating film covering the impurity region; A step of opening a contact hole in the upper interlayer insulating film, a step of etching the silicon substrate to provide an enlarged recess having a diameter larger than the diameter of the bottom of the contact hole in the impurity region following the opening of the contact hole, and an enlarged recess Forming a metal film on the bottom of the contact hole so as to fill the surface.

上記の方法により、従来の製造方法に簡便な変更を加えるだけで、コンタクト抵抗を減少させることができる。この方法は半導体装置を微細化しても可能である。なお、上記の金属膜は、コンタクトホール底部に限定して成膜するのではなく、コンタクトホール底部を含めてコンタクトホール側壁および層間絶縁膜の上にも一体的に成膜することが望ましい。以後の説明においても、金属膜の成膜箇所について、同様である。 According to the above method, the contact resistance can be reduced only by making a simple change to the conventional manufacturing method. This method is possible even if the semiconductor device is miniaturized. Note that the metal film is not necessarily formed only on the bottom of the contact hole, but is preferably formed integrally on the side wall of the contact hole and the interlayer insulating film including the bottom of the contact hole. The same applies to the positions where the metal film is formed in the following description.

請求項６の半導体装置の製造方法では、請求項５の方法において、不純物領域に拡大凹部を設けるエッチングは、等方性エッチングおよびウエットエッチングのうちのいずれかのエッチングによって行う。 According to a sixth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the fifth aspect, wherein the etching for providing the enlarged recess in the impurity region is performed by any one of isotropic etching and wet etching.

上記のエッチング法により、コンタクトホール下端の径よりも大きい径の拡大凹部を不純物領域である不純物領域内に形成することができ、簡便かつ安価にコンタクト面積を増大させることができる。 By the above etching method, an enlarged recess having a diameter larger than the diameter of the lower end of the contact hole can be formed in the impurity region, which is the impurity region, and the contact area can be easily and inexpensively increased.

請求項７の半導体装置の製造方法では、請求項５または６の方法において、メタルＣＶＤ法を用いて拡大凹部を埋めるように金属膜をコンタクトホール底部に成膜する。 According to a seventh aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein in the method of the fifth or sixth aspect, a metal film is formed on the bottom of the contact hole using a metal CVD method so as to fill the enlarged recess.

メタルＣＶＤ法を用いることにより、層間絶縁膜の底部に外周が広がる拡大凹部全体を埋めるように金属膜を成膜でき、コンタクト面積を増大させることができる。 By using the metal CVD method, the metal film can be formed so as to fill the entire enlarged concave portion whose outer periphery extends at the bottom of the interlayer insulating film, and the contact area can be increased.

請求項８の半導体装置の製造方法は、シリコン基板の主表面に不純物を注入して不純物領域を形成する工程と、不純物領域を覆う層間絶縁膜を成膜する工程と、不純物領域の上の層間絶縁膜を貫通し、当該不純物領域の中にまで達するコンタクトホールを開口する工程と、不純物領域によって囲まれるコンタクトホール底部の側壁および底面を覆って金属膜を形成する工程とを備える。 According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: implanting an impurity into a main surface of a silicon substrate to form an impurity region; forming an interlayer insulating film covering the impurity region; A step of opening a contact hole penetrating through the insulating film and reaching the impurity region; and a step of forming a metal film covering the side wall and bottom surface of the bottom of the contact hole surrounded by the impurity region.

上記の構成により、半導体装置を微細化した上でコンタクト面積を広くとることができるので、微細化した半導体装置のコンタクト抵抗を低下させることが可能となる。 With the above structure, since the contact area can be increased after the semiconductor device is miniaturized, the contact resistance of the miniaturized semiconductor device can be reduced.

本発明の請求項９の半導体装置の製造方法は、シリコン基板の主表面に不純物を注入して不純物領域を形成する工程と、不純物領域を覆う層間絶縁膜を成膜する工程と、不純物領域の上の層間絶縁膜にコンタクトホールを開口する工程と、コンタクトホール底部に金属膜を成膜する工程と、金属膜とシリコンとを反応させ金属シリサイド層を形成するための熱処理工程とを備え、金属膜を構成する金属原子は、シリサイド反応を行なう際に、Ｓｉ原子が金属膜の中に拡散する量よりも多くシリコン基板中に拡散する金属である。上記金属膜としては、例えば、請求項１０の半導体装置のように、ＣｏおよびＮｉのうちのいずれかの金属膜を用いるのがよい。 According to a ninth aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: implanting impurities into a main surface of a silicon substrate to form an impurity region; forming an interlayer insulating film covering the impurity region; A step of opening a contact hole in the upper interlayer insulating film, a step of forming a metal film on the bottom of the contact hole, and a heat treatment step for forming a metal silicide layer by reacting the metal film with silicon. The metal atoms constituting the film are metals that diffuse into the silicon substrate more than the amount of Si atoms diffused into the metal film during the silicidation reaction. As the metal film, for example, a metal film of Co or Ni is preferably used as in the semiconductor device of claim 10.

上記の金属、例えばＣｏまたはＮｉは、シリサイド化熱処理工程において、Ｓｉ原子がが金属膜に拡散浸入する量よりも多くをシリコン基板内に拡散するものであり、金属シリサイドはコンタクトホール底部からシリコン基板の中にわたって形成される。この製造方法により、金属シリサイド層はコンタクトホール下端部の径よりも広い径をもって、従来よりも深く形成される。この結果、コンタクト面積が広がるので、コンタクト抵抗を低下させることができる。このコンタクト抵抗の低下は、従来の製造方法に比べて工数を多くする必要はなく、金属膜の材質を選択することにより可能となる。さらに、このコンタクト抵抗の低下は、半導体装置を微細化しても可能である。 In the silicidation heat treatment step, the metal, for example, Co or Ni, diffuses more in the silicon substrate than the amount of Si atoms diffused and penetrated into the metal film. The metal silicide is formed from the bottom of the contact hole to the silicon substrate. Formed over. By this manufacturing method, the metal silicide layer is formed deeper than the conventional one with a diameter wider than the diameter of the lower end portion of the contact hole. As a result, the contact area is increased, and the contact resistance can be reduced. This reduction in contact resistance is not required to increase the number of steps compared to the conventional manufacturing method, and can be achieved by selecting the material of the metal film. Further, the contact resistance can be reduced even if the semiconductor device is miniaturized.

請求項１１の半導体装置の製造方法では、請求項９または１０の方法において、金属膜がＣｏ膜である場合において、金属シリサイド層を形成するための熱処理として、４５０℃以下の熱処理および６００℃以上の熱処理のうち、いずれかの熱処理を加える。 In the method for manufacturing a semiconductor device according to claim 11, in the method according to claim 9 or 10, when the metal film is a Co film, the heat treatment for forming the metal silicide layer is 450 ° C. or lower and 600 ° C. or higher. Any one of the heat treatments is added.

Ｃｏは４５０℃以下または６００℃以上の温度域でシリコン中に拡散浸入してコバルトシリサイドを形成する。このため、不純物領域に深く、かつ拡大してコバルトシリサイド層が形成されるので、簡便にコンタクト面積を増大させ、コンタクト抵抗を低下させることができる。この方法は、処理工程の変更を伴わずに、金属膜の種類をコバルトにすることのみにより実現することができるので、既存の設備を用いて簡便に実施することができる。 Co diffuses and penetrates into silicon at a temperature range of 450 ° C. or lower or 600 ° C. or higher to form cobalt silicide. For this reason, since the cobalt silicide layer is formed deeply and enlarged in the impurity region, the contact area can be easily increased and the contact resistance can be lowered. Since this method can be realized only by changing the type of the metal film to cobalt without changing the processing steps, it can be easily implemented using existing equipment.

請求項１２の半導体装置の製造方法では、請求項９または１０の方法において、金属膜がＣｏ膜である場合において、金属シリサイド層を形成するための熱処理として４５０℃以下の熱処理を加えた後に、コバルト膜のみを選択的に除去する工程と、その後に６００℃以上の熱処理を加える。 In a method of manufacturing a semiconductor device according to a twelfth aspect, in the method according to the ninth or tenth aspect, in the case where the metal film is a Co film, a heat treatment at 450 ° C. or lower is applied as a heat treatment for forming the metal silicide layer. A step of selectively removing only the cobalt film and a heat treatment at 600 ° C. or higher are thereafter applied.

上記の方法により、シリコンの不純物領域のより深い位置にＣｏ₂Ｓｉが形成され、次いでＣｏＳｉ₂が形成されるので、微細化を図った半導体装置においても、簡便にコンタクト面積を増大させることができる。この方法は、処理工程の変更を伴わずに、金属膜の種類をコバルトにすることのみにより実現することができるので、既存の設備を用いて簡便に実施することができる。 According to the above method, Co ₂ Si is formed at a deeper position in the impurity region of silicon, and then CoSi ₂ is formed. Therefore, even in a miniaturized semiconductor device, the contact area can be easily increased. . Since this method can be realized only by changing the type of the metal film to cobalt without changing the processing steps, it can be easily implemented using existing equipment.

請求項１３の半導体装置の製造方法は、請求項９〜１１の方法において、金属シリサイド層を形成する熱処理工程の後に、当該金属シリサイド層以外の金属膜を選択的に除去する工程をさらに備えている。 The method of manufacturing a semiconductor device according to claim 13 further includes a step of selectively removing a metal film other than the metal silicide layer after the heat treatment step of forming the metal silicide layer in the method of claims 9 to 11. Yes.

上記金属膜の除去により、配線用金属膜とシリコンとの反応がより完全に防止され、安定した配線系統を確保することができる。また、コンタクトホールの側壁に残る未反応の金属膜を除去することにより、コンタクトホールの金属膜による埋め込みをより容易にすることができる。 By removing the metal film, the reaction between the metal film for wiring and silicon can be more completely prevented, and a stable wiring system can be secured. Further, by removing the unreacted metal film remaining on the side wall of the contact hole, the contact hole can be more easily filled with the metal film.

請求項１４の半導体装置の製造方法は、請求項１３の方法において、金属膜を形成する工程と、金属シリサイド層を形成する熱処理工程と、その金属シリサイド層以外の金属膜を選択的に除去する工程と、を複数回繰り返す。 A method of manufacturing a semiconductor device according to a fourteenth aspect is the method according to the thirteenth aspect, wherein a step of forming a metal film, a heat treatment step of forming a metal silicide layer, and a metal film other than the metal silicide layer are selectively removed. The process is repeated a plurality of times.

上記の繰り返しにより、金属シリサイド層が不純物領域領域へより深く、より広く形成されるので、コンタクト面積が広くなり、コンタクト抵抗をより一層低下させることが可能となる。 By repeating the above, the metal silicide layer is formed deeper and wider in the impurity region region, so that the contact area is increased and the contact resistance can be further reduced.

本発明を用いることにより、半導体装置の微細化を推進しながら、低抵抗のコンタクトを形成することができ、高速ＭＰＵのデバイス等の高集積化に寄与することが期待される。 By using the present invention, it is expected that a low-resistance contact can be formed while promoting miniaturization of a semiconductor device, which contributes to high integration of a high-speed MPU device or the like.

実施の形態１の半導体装置の製造において、シリコン基板に素子分離絶縁膜を形成した段階の断面図である。FIG. 5 is a cross-sectional view of a stage where an element isolation insulating film is formed on a silicon substrate in the manufacture of the semiconductor device of First Embodiment. 図１の状態にゲート絶縁膜を形成した段階の断面図である。FIG. 2 is a cross-sectional view at a stage where a gate insulating film is formed in the state of FIG. 1. 図２の状態に多結晶体シリコンを成膜した段階の断面図である。FIG. 3 is a cross-sectional view of a stage where a polycrystalline silicon film is formed in the state of FIG. 2. 図３の状態の多結晶体シリコンに対してパターニングを行いゲート電極を形成した段階の断面図である。FIG. 4 is a cross-sectional view of a stage where the polycrystalline silicon in the state of FIG. 3 is patterned to form a gate electrode. 図４の状態からゲート電極直下以外の領域のゲート絶縁膜を除去し、ゲート電極にサイドウォールを形成した段階の断面図である。FIG. 5 is a cross-sectional view at a stage where a gate insulating film in a region other than directly under the gate electrode is removed from the state of FIG. 4 and a sidewall is formed on the gate electrode. サイドウォールの両側のシリコン基板に不純物を注入してソース、ドレイン領域を形成した段階の断面図である。FIG. 6 is a cross-sectional view of a stage where a source and drain regions are formed by implanting impurities into silicon substrates on both sides of a sidewall. 図６の状態の上に層間絶縁膜を成膜した段階の断面図である。FIG. 7 is a cross-sectional view of a stage where an interlayer insulating film is formed on the state of FIG. 6. 図７に示す層間絶縁膜にコンタクトホールを開口した段階の断面図である。FIG. 8 is a cross-sectional view of a stage where contact holes are opened in the interlayer insulating film shown in FIG. 7. 図８の状態からさらにソース、ドレイン領域に拡大凹部を設けた段階の断面図である。FIG. 9 is a cross-sectional view at a stage where enlarged recesses are further provided in the source and drain regions from the state of FIG. 図９の状態から金属膜とバリア層とを成膜した後、シリサイド化熱処理を行った段階の断面図である。FIG. 10 is a cross-sectional view of a stage where a metal film and a barrier layer are formed from the state of FIG. 9 and then silicidation heat treatment is performed. 図１０におけるＡ部拡大図である。It is the A section enlarged view in FIG. 図１０の状態に配線用金属膜を成膜した段階の断面図である。It is sectional drawing of the step which formed the metal film for wiring in the state of FIG. 図１２の状態から配線用金属膜をパターニングしてソース、ドレイン配線およびゲート配線を形成し、半導体装置の骨格を完成させた段階の断面図である。FIG. 13 is a cross-sectional view at a stage where the metal film for wiring is patterned from the state of FIG. 12 to form source, drain wiring, and gate wiring to complete a skeleton of the semiconductor device. 実施の形態２の半導体装置の製造において、層間絶縁膜にコンタクトホールを開口した段階の断面図である。FIG. 10 is a cross-sectional view of a stage in which a contact hole is opened in an interlayer insulating film in manufacturing the semiconductor device of the second embodiment. 図１４の状態から金属膜およびバリア層を形成した段階の断面図である。It is sectional drawing of the step which formed the metal film and the barrier layer from the state of FIG. 図１５の状態にシリサイド化熱処理を施した後、配線用金属膜を成膜した段階の断面図である。FIG. 16 is a cross-sectional view at a stage where a wiring metal film is formed after performing silicidation heat treatment in the state of FIG. 15. 図１６の配線用金属膜にパターニングを施し、ソース、ドレイン配線を形成した段階の断面図である。FIG. 17 is a cross-sectional view of a stage where patterning is performed on the wiring metal film of FIG. 16 to form source and drain wirings. 実施の形態３の半導体装置の製造において、コンタクトホール内および層間絶縁膜の上に金属膜を形成した段階の断面図である。FIG. 16 is a cross-sectional view of a stage in which a metal film is formed in a contact hole and on an interlayer insulating film in the manufacture of a semiconductor device of Third Embodiment. 図１８の状態に対してシリサイド化熱処理を施してコンタクトホール底部に金属シリサイド層を形成した段階の断面図である。FIG. 19 is a cross-sectional view at a stage where a silicidation heat treatment is performed on the state of FIG. 18 to form a metal silicide layer at the bottom of the contact hole. 図１９のＢ部拡大図である。It is the B section enlarged view of FIG. 図１９の状態から金属シリサイド以外の金属膜を除去する処理を行った後の断面図である。It is sectional drawing after performing the process which removes metal films other than a metal silicide from the state of FIG. 図２１の状態からバリア層を形成した段階の断面図である。It is sectional drawing of the step which formed the barrier layer from the state of FIG. 図２２の状態から配線用金属膜を形成した段階の断面図である。FIG. 23 is a cross-sectional view of a stage where a wiring metal film is formed from the state of FIG. 22. 図２３の状態の配線用金属膜にパターニング処理を施しソース、ドレイン配線およびゲート配線を形成した段階の断面図である。FIG. 24 is a cross-sectional view of a stage in which patterning processing is performed on the wiring metal film in the state of FIG. 23 to form source, drain wiring, and gate wiring. 従来の半導体装置の製造において、層間絶縁膜を成膜した段階の断面図である。It is sectional drawing of the step which formed the interlayer insulation film in manufacture of the conventional semiconductor device. 図２５の状態からコンタクトホールを開口した段階の断面図である。FIG. 26 is a cross-sectional view of a stage where a contact hole is opened from the state of FIG. 25. 図２６のコンタクトホール内および層間絶縁膜の上に金属膜とバリア層とを連続して設けた段階の断面図である。FIG. 27 is a cross-sectional view of a stage in which a metal film and a barrier layer are continuously provided in the contact hole and on the interlayer insulating film of FIG. 26. 図２７の状態にシリサイド化熱処理を施した段階の断面図である。FIG. 28 is a cross-sectional view at a stage where silicidation heat treatment is performed in the state of FIG. 27. 図２８の状態に配線用金属膜を形成した段階の断面図である。FIG. 29 is a cross-sectional view of a stage where a wiring metal film is formed in the state of FIG. 28. 図２９の状態から配線用金属膜をパターニングしてソース、ドレイン配線およびゲート配線を形成した段階の断面図である。FIG. 30 is a cross-sectional view of a stage where a wiring metal film is patterned from the state of FIG. 29 to form source, drain wiring, and gate wiring. 図３０のＣ部拡大図である。It is the C section enlarged view of FIG.

次に、図面を用いて本発明の実施の形態について説明する。
(実施の形態１）
本実施の形態では、コンタクトホール下端に連続して、不純物領域であるソース、ドレイン領域の中に当該コンタクトホール下端の径よりも大きな径の拡大凹部を設け、その中に金属膜を成膜して、コンタクト面積を向上させた半導体装置の製造方法を紹介する。半導体装置としては、ＭＰＵのロジック系デバイス等を対象にしている。まず、シリコン基板１に素子分離絶縁膜２を形成し、それぞれの素子形成領域(活性領域）の分離を行う(図１）。次に、上記シリコン基板の全面にゲート絶縁膜３を形成する(図２）。続いて、上記シリコン基板の全面に多結晶体シリコン膜４を形成した後(図３）、これをパターニングしてゲート電極５を形成する(図４）。ここでは、多結晶体シリコン単層をゲート電極として用いる例を示したが、多結晶体シリコン上に金属シリサイドを積層した、いわゆるポリサイド構造のゲート電極を用いてもよい。次に、サイドウォール６をゲート電極の両側に形成し(図５）、さらに、サイドウォール６の外側のシリコン基板１にソース、ドレイン領域となる不純物領域７を形成する(図６）。引き続き、熱処理を行って上記不純物領域７のイオン注入種を活性化する。 Next, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
In this embodiment, an extended recess having a diameter larger than the diameter of the lower end of the contact hole is provided in the source and drain regions, which are impurity regions, continuously from the lower end of the contact hole, and a metal film is formed therein. The method of manufacturing a semiconductor device with improved contact area is introduced. As a semiconductor device, an MPU logic device or the like is targeted. First, the element isolation insulating film 2 is formed on the silicon substrate 1, and each element formation region (active region) is isolated (FIG. 1). Next, a gate insulating film 3 is formed on the entire surface of the silicon substrate (FIG. 2). Subsequently, after a polycrystalline silicon film 4 is formed on the entire surface of the silicon substrate (FIG. 3), this is patterned to form a gate electrode 5 (FIG. 4). Although an example in which a polycrystalline silicon single layer is used as a gate electrode is shown here, a gate electrode having a so-called polycide structure in which a metal silicide is stacked on polycrystalline silicon may be used. Next, sidewalls 6 are formed on both sides of the gate electrode (FIG. 5), and impurity regions 7 serving as source and drain regions are formed on the silicon substrate 1 outside the sidewall 6 (FIG. 6). Subsequently, heat treatment is performed to activate the ion implanted species in the impurity region 7.

次に、図７に示すように、シリコン基板の全面に、PSG(Phosphate Silicate Glass)膜やBPSG(Boro-Phosphate Silicate Glass)膜等からなる層間絶縁膜８を成膜する。次に、層間絶縁膜８をエッチングしてコンタクトホール９を開口する(図８）。引き続き、図９に示すように、シリコン基板１に拡大凹部１９を設ける等方性エッチングを行う。図８に示すコンタクトホール９の異方性エッチング条件（ａ）および図９に示すシリコン基板に拡大凹部１９を設ける等方性エッチング条件(ｂ)は、それぞれ次の通りである。
(ａ)異方性エッチング条件：
エッチングガス：Ｃ₄Ｆ₈＋Ｏ₂系
流量比：およそ、２：１
(ｂ)等方性エッチング条件：
エッチングガス：ＣＦ₄＋Ｏ₂系
流量比：およそ、４：１
いずれも、フッ化炭素（ＣｘＦｙ）＋Ｏ₂というエッチングガス系でのエッチングになるが、ＣｘＦｙのＦに対するＣの比率が大きくなると、異方性エッチングの度合いが強くなるという特質を有している。したがって、層間絶縁膜８の異方性エッチングからシリコン基板の等方性エッチングの切換えは、ガス系を切り換えることによって行うことができる。また、上記のシリコン基板に拡大凹部１９を設ける等方性エッチングは、上記のドライエッチングに代えて、下記のウエットエッチング(ｃ)によって行うことができる。
(ｃ)ウエットエッチング条件：
エッチ液：フッ酸(ＨＦ）＋硝酸(ＨＮＯ₃）またはアンモニア水（ＮＨ₄ＯＨ）
次に、メタルＣＶＤ法により、上記の拡大凹部１９を埋めるようにコンタクト層となる金属膜１０を成膜する。この金属膜１０は、拡大凹部１９の底の凹状のシリコン基板面に沿って形成され、また、コンタクトホール内壁を覆って形成される。さらに、その上にバリア層１１が成膜される(図１０）。バリア層１１には、ＴｉＮ等を用いるのがよい。次に、上記のようにして形成された金属膜１０の構造について詳細に説明する。図１１は、図１０におけるＡ部拡大図である。上記のように、メタルＣＶＤ法により金属膜１０を成膜した後、熱処理を加えることによって金属膜１０とシリコン基板１とが接する部分に金属シリサイドが形成される。上記の金属膜は、大部分、拡大凹部の底の凹状のシリコン基板面から一様に成長する。しかし、拡大凹部の隅に形成される金属膜にはシーム２０が形成される。拡大凹部の隅の部分では、メタルＣＶＤ法により金属膜１０を成膜するとき、拡大凹部１９に露出している層間絶縁膜８の底面２７と拡大凹部の底部の凹状のシリコン基板面２８とに金属膜が生成して拡大凹部の中に向かって成長してゆく。層間絶縁膜８の底面２７から成長した金属膜(上側金属膜）と、拡大凹部の底部から成長した金属膜(下側金属膜）とは、会合してシーム２０を形成する。熱処理によってシリサイド化処理を行うと、上側金属膜も下側金属膜もシリコン基板に接する付近のものは金属シリサイドとなる。すなわち、それぞれ上側金属シリサイド２５と下側金属シリサイド２６となる。図１１において、境界２１は、金属シリサイドが形成される境界を示し、この境界２１より上側では、シリコン基板から隔たっているので、金属シリサイドは生成しない。この後、配線を形成するタングステンなどで金属膜１３を成膜し(図１２）、その配線用金属膜をエッチングして金属配線１４を形成し、半導体装置の骨格を完成させる(図１３）。金属膜１３はコンタクトホールの埋め込みのみに使用し、別に配線用金属膜成膜して金属配線を形成してもよい。この図１３に示す半導体装置は、ＭＰＵ(Micro Processor Unit)のロジック系のデバイス等として用いることができる。また、容量を付随させると、ＤＲＡＭ等のメモリとしても用いることができる。 Next, as shown in FIG. 7, an interlayer insulating film 8 made of a PSG (Phosphate Silicate Glass) film, a BPSG (Boro-Phosphate Silicate Glass) film, or the like is formed on the entire surface of the silicon substrate. Next, the interlayer insulating film 8 is etched to open contact holes 9 (FIG. 8). Subsequently, as shown in FIG. 9, isotropic etching is performed in which the enlarged recess 19 is provided in the silicon substrate 1. The anisotropic etching condition (a) for the contact hole 9 shown in FIG. 8 and the isotropic etching condition (b) for providing the enlarged recess 19 in the silicon substrate shown in FIG. 9 are as follows.
(a) Anisotropic etching conditions:
Etching gas: C ₄ F ₈ + O ₂ system Flow ratio: Approximately 2: 1
(b) Isotropic etching conditions:
Etching gas: CF ₄ + O ₂ system Flow ratio: Approximately 4: 1
In either case, etching is performed using an etching gas system of fluorocarbon (CxFy) + O ₂ , but has a characteristic that the degree of anisotropic etching increases as the ratio of C to F in CxFy increases. Therefore, switching from anisotropic etching of the interlayer insulating film 8 to isotropic etching of the silicon substrate can be performed by switching the gas system. Further, the isotropic etching in which the enlarged recess 19 is provided on the silicon substrate can be performed by the following wet etching (c) instead of the dry etching.
(c) Wet etching conditions:
Etching solution: hydrofluoric acid (HF) + nitric acid (HNO ₃ ) or aqueous ammonia (NH ₄ OH)
Next, a metal film 10 serving as a contact layer is formed by metal CVD so as to fill the enlarged recess 19. The metal film 10 is formed along the concave silicon substrate surface at the bottom of the enlarged recess 19 and covers the inner wall of the contact hole. Further, a barrier layer 11 is formed thereon (FIG. 10). For the barrier layer 11, TiN or the like is preferably used. Next, the structure of the metal film 10 formed as described above will be described in detail. FIG. 11 is an enlarged view of a portion A in FIG. As described above, after the metal film 10 is formed by the metal CVD method, a metal silicide is formed in a portion where the metal film 10 and the silicon substrate 1 are in contact with each other by applying heat treatment. Most of the metal film grows uniformly from the concave silicon substrate surface at the bottom of the enlarged recess. However, the seam 20 is formed on the metal film formed at the corner of the enlarged recess. In the corner portion of the enlarged recess, when the metal film 10 is formed by metal CVD, the bottom surface 27 of the interlayer insulating film 8 exposed to the enlarged recess 19 and the concave silicon substrate surface 28 at the bottom of the enlarged recess are formed. A metal film is formed and grows into the enlarged recess. The metal film (upper metal film) grown from the bottom surface 27 of the interlayer insulating film 8 and the metal film (lower metal film) grown from the bottom of the enlarged recess form a seam 20. When silicidation is performed by heat treatment, the upper metal film and the lower metal film both near the silicon substrate become metal silicide. That is, the upper metal silicide 25 and the lower metal silicide 26 are formed. In FIG. 11, a boundary 21 indicates a boundary where metal silicide is formed. Since the boundary 21 is separated from the silicon substrate above the boundary 21, no metal silicide is generated. Thereafter, a metal film 13 is formed with tungsten or the like for forming the wiring (FIG. 12), and the wiring metal film is etched to form the metal wiring 14, thereby completing the skeleton of the semiconductor device (FIG. 13). The metal film 13 may be used only for filling the contact hole, and a metal wiring may be separately formed to form a metal wiring. The semiconductor device shown in FIG. 13 can be used as a logic device or the like of an MPU (Micro Processor Unit). Further, when a capacity is added, it can be used as a memory such as a DRAM.

本実施の形態では、層間絶縁膜へのコンタクトホールの開口に引き続いてシリコン基板への等方性エッチングまたはウエットエッチングによる拡大した拡大凹部の形成により、広いコンタクト面積を形成することができる。このため、微細化された半導体装置においても、簡便にかつ安価に良好なコンタクトを形成することが可能となる。また、この方法は、上記特開昭６０−１８７０６０号公報に開示されている方法と比較して、下記の利点を有する。特開昭６０−１８７０６０号公報に記載の発明では、基板に形成した溝部を金属シリサイドで埋め込んでいる。 In the present embodiment, a wide contact area can be formed by forming an enlarged enlarged recess by isotropic etching or wet etching on a silicon substrate subsequent to opening of a contact hole in an interlayer insulating film. For this reason, even in a miniaturized semiconductor device, it is possible to form good contacts easily and inexpensively. Further, this method has the following advantages as compared with the method disclosed in the above-mentioned JP-A-60-187060. In the invention described in Japanese Patent Laid-Open No. 60-187060, the groove formed in the substrate is filled with metal silicide.

上記の半導体装置の製造方法は、上記特開昭６０−１８７０６０号公報に開示されている方法と比較して、下記の利点を有する。特開昭６０−１８７０６０号公報に記載の発明で開示されているコンタクトホール開口と基板の溝部形成とを別々に行う方法との相違は、本実施の形態では、コンタクトホール開口に引き続いてシリコン基板に拡大凹部を掘り込む点にある。このため、コンタクトホール底部に自己整合的に径の大きい拡大凹部を基板に設けることができるとともに、工程数も少なくできる利点を有する。 The above-described method for manufacturing a semiconductor device has the following advantages as compared with the method disclosed in Japanese Unexamined Patent Publication No. 60-187060. The difference between the method of separately performing contact hole opening and substrate groove formation disclosed in the invention described in Japanese Patent Application Laid-Open No. 60-187060 is that, in this embodiment, the silicon substrate follows the contact hole opening. It is in the point which digs up an enlarged recess. For this reason, an enlarged recess having a large diameter can be provided in the substrate in a self-aligning manner at the bottom of the contact hole, and the number of steps can be reduced.

(実施の形態２）
本実施の形態では、層間絶縁膜を貫通してソース、ドレイン領域の中にまで達するコンタクトホールを開口し、コンタクト面積を増大させる。まず、本実施の形態における半導体装置の製造方法を説明する。図１４は、本実施の形態において、層間絶縁膜８を成膜した後、コンタクトホール９を層間絶縁膜を貫通してソース、ドレイン領域の中に達するように開口した段階の断面図である。また、ゲート電極５の上にもコンタクトホールを開口する。このとき、図１４に示すように、シリコン基板１の中にまで掘り込むエッチングを行うことが、本実施の形態における第１の特徴である。このときのエッチングは、実施の形態１に示したエッチング条件(ａ)を用いて行う。次に、金属膜１０とバリア層１１とを連続して成膜する(図１５）。続いて、熱処理を加えることによって、シリコン基板を掘り込んで形成したコンタクトホール底部と側壁に形成された金属膜１０をシリサイド化して金属シリサイド１２を形成する(図１６）。ここで、基板を掘り込んで形成したコンタクトホール底部の側壁にも金属シリサイド１２を形成することが、本実施の形態の第２の特徴である。 (Embodiment 2)
In the present embodiment, a contact hole that reaches the source and drain regions through the interlayer insulating film is opened to increase the contact area. First, a method for manufacturing a semiconductor device in the present embodiment will be described. FIG. 14 is a cross-sectional view at the stage where, after the interlayer insulating film 8 is formed in this embodiment, the contact hole 9 is opened so as to penetrate the interlayer insulating film and reach the source and drain regions. A contact hole is also opened on the gate electrode 5. At this time, as shown in FIG. 14, the first feature in the present embodiment is to perform etching that digs into the silicon substrate 1. The etching at this time is performed using the etching condition (a) shown in the first embodiment. Next, the metal film 10 and the barrier layer 11 are continuously formed (FIG. 15). Subsequently, by performing heat treatment, the metal film 10 formed on the bottom and side walls of the contact hole formed by digging the silicon substrate is silicided to form a metal silicide 12 (FIG. 16). Here, the second feature of the present embodiment is that the metal silicide 12 is formed also on the side wall of the bottom of the contact hole formed by digging the substrate.

この後に、タングステンからなる配線用金属膜１３を形成する(図１６）。このとき、配線用金属膜１３によって基板に掘り込んだコンタクトホール底部も埋め込む。さらに、配線用金属膜１３をエッチングして金属配線１４を形成する(図１７）。この図１７に示す半導体装置は、ＭＰＵ等のロジック系のデバイス等に用いられる。さらに、容量を付加すればＤＲＡＭ等のメモリとしても用いることができる。 Thereafter, a wiring metal film 13 made of tungsten is formed (FIG. 16). At this time, the bottom of the contact hole dug into the substrate by the wiring metal film 13 is also buried. Further, the wiring metal film 13 is etched to form the metal wiring 14 (FIG. 17). The semiconductor device shown in FIG. 17 is used for a logic device such as an MPU. Furthermore, if a capacity is added, it can be used as a memory such as a DRAM.

上記の半導体装置の製造方法は、上記特開昭６０−１８７０６０号公報に開示されている方法と比較して、下記の利点を有する。特開昭６０−１８７０６０号公報に記載の発明で開示されているコンタクトホール開口と基板の溝部形成とを別々に行う方法との相違は、本実施の形態では、コンタクトホール開口時にシリコン基板まで掘り込むエッチングを行う点にある。このため、コンタクトホール底部において自己整合的に基板の掘り込みを行うことができるとともに、工程数も少なくできる利点を有する。 The above-described method for manufacturing a semiconductor device has the following advantages as compared with the method disclosed in Japanese Unexamined Patent Publication No. 60-187060. The difference between the method of separately performing contact hole opening and substrate groove formation disclosed in the invention described in Japanese Patent Application Laid-Open No. 60-187060 is that the silicon substrate is dug when the contact hole is opened. The etching is performed. Therefore, the substrate can be dug in a self-aligned manner at the bottom of the contact hole, and the number of processes can be reduced.

また、特開昭６０−１８７０６０号公報に記載の発明では、基板に形成した溝部を金属シリサイドで埋め込んでいる。ここで、溝部を金属シリサイドで埋め込んだ場合、金属シリサイドは金属と比較して高抵抗なので、コンタクト抵抗に金属シリサイド膜の抵抗が加わってしまい、抵抗が増加してしまう。一方、溝部を金属で埋め込んだ場合には、コンタクト部を形成した後の熱処理によってシリコンと金属の反応が発生してしまう。シリコンと金属とが反応すると、抵抗が増加するばかりでなく、ボイドの発生によって接続不良となる可能性がある。本実施の形態では、まず基板に掘り込んだコンタクトホール底部の側壁と底部とに金属シリサイド層を形成しているため、コンタクト抵抗に寄与するシリコンとシリサイドとの界面の面積を増加させる効果がある。また、基板に掘り込んだコンタクトホール底部を金属で埋め込んでいるため、抵抗を下げることができ、かつ金属配線１４と金属シリサイド層１２との間にバリア層１１が介在しているため、配線を形成した後に熱処理を加えても金属がシリサイド化されることはない。 In the invention described in JP-A-60-187060, the groove formed in the substrate is filled with metal silicide. Here, when the trench is filled with metal silicide, since metal silicide has a higher resistance than metal, the resistance of the metal silicide film is added to the contact resistance, and the resistance increases. On the other hand, when the trench is filled with metal, a reaction between silicon and metal occurs due to the heat treatment after the contact portion is formed. When silicon and metal react, not only does the resistance increase, but there is a possibility that a connection failure occurs due to the generation of voids. In this embodiment, since the metal silicide layer is formed on the side wall and the bottom of the bottom of the contact hole dug into the substrate, there is an effect of increasing the area of the interface between silicon and silicide that contributes to contact resistance. . Further, since the bottom of the contact hole dug in the substrate is filled with metal, the resistance can be lowered, and the barrier layer 11 is interposed between the metal wiring 14 and the metal silicide layer 12, so that the wiring Even if heat treatment is applied after formation, the metal is not silicided.

(実施の形態３）
本実施例では、コンタクトホール底部からシリコン基板の中にかけてできるだけ厚い金属シリサイド層を形成することによってシリコンと金属シリサイド層との界面を増加させて、コンタクト抵抗の低減をはかった半導体装置を紹介する。 (Embodiment 3)
In this embodiment, a semiconductor device in which contact resistance is reduced by increasing the interface between silicon and a metal silicide layer by forming a metal silicide layer as thick as possible from the bottom of the contact hole to the inside of the silicon substrate will be introduced.

図１８は、層間絶縁膜８を成膜し、ゲート電極５の上およびソース、ドレイン領域７の上にコンタクトホール９を開口し金属膜１０を成膜した段階の断面図である。この金属膜１０には、シリサイド化熱処理を加えた際に、Ｓｉ原子がその金属膜中に拡散浸入する量よりも多く当該金属原子がシリコン中に拡散する金属を用いる。この金属の例としては、コバルト(Ｃｏ)、ニッケル(Ｎｉ)を挙げることができる。シリサイド化熱処理を加えることにより、金属膜１０とシリコンとを反応させて、上記した金属シリサイド層を形成する(図１９）。図１９のＢ部拡大図を図２０に示す。シリサイド化熱処理時に、Ｓｉ原子が金属膜中に拡散する量よりも多く金属原子のほうがシリコン中に拡散してゆく。このため、図２０に示すように、深い金属シリサイド層１２を形成することが可能となる。また、拡散距離に相当する長さだけ金属シリサイドの径は、コンタクトホール下端の径より広くなる。これに対して、従来のコンタクト層として使用されているチタン(Ｔｉ)は、シリコンが金属中に拡散することによって金属シリサイドを形成するので、形成されるシリサイド層は浅くなる。また、コンタクトホール下端の径より、それほど大きな径にならない。 FIG. 18 is a cross-sectional view of the stage in which the interlayer insulating film 8 is formed, the contact hole 9 is opened on the gate electrode 5 and the source / drain regions 7, and the metal film 10 is formed. The metal film 10 is made of a metal that diffuses into the silicon more than the amount of Si atoms diffused and penetrated into the metal film when silicidation heat treatment is applied. Examples of the metal include cobalt (Co) and nickel (Ni). By applying a silicidation heat treatment, the metal film 10 and silicon are reacted to form the metal silicide layer described above (FIG. 19). An enlarged view of part B in FIG. 19 is shown in FIG. During the silicidation heat treatment, more metal atoms diffuse into the silicon than the amount by which Si atoms diffuse into the metal film. Therefore, as shown in FIG. 20, a deep metal silicide layer 12 can be formed. Further, the diameter of the metal silicide is wider than the diameter of the lower end of the contact hole by a length corresponding to the diffusion distance. In contrast, titanium (Ti) used as a conventional contact layer forms a metal silicide by diffusing silicon into the metal, so that the formed silicide layer becomes shallow. Further, the diameter is not so large as the diameter of the lower end of the contact hole.

次に、金属シリサイド１２を溶解しないで金属層１０を溶解する薬液、例えば（硫酸＋過酸化水素水）を用いて金属層１０を選択的に除去する(図２１）。この金属層１０の除去は省略してもよい。ただし、後記するように、（金属膜１０の成膜→シリサイド化熱処理→金属層１０の除去）を繰り返すことにより、金属シリサイド層をソース、ドレイン領域に深く形成する場合には省略することはできない。この金属層１０の除去を行わないと、金属膜１０がコンタクトホールを狭くしてしまうからである。その後、その上にＴｉＮからなるバリア層を形成する(図２２）。続いて、配線を形成するタングステンなどにより配線用金属膜１３を成膜する(図２３）。さらに配線用金属膜１３をエッチングして金属配線１４を形成する(図２４）。 Next, the metal layer 10 is selectively removed using a chemical solution that dissolves the metal layer 10 without dissolving the metal silicide 12, such as (sulfuric acid + hydrogen peroxide solution) (FIG. 21). The removal of the metal layer 10 may be omitted. However, as will be described later, when the metal silicide layer is formed deep in the source and drain regions by repeating (deposition of the metal film 10 → silicidation heat treatment → removal of the metal layer 10), it cannot be omitted. . This is because if the metal layer 10 is not removed, the metal film 10 narrows the contact hole. Thereafter, a barrier layer made of TiN is formed thereon (FIG. 22). Subsequently, a wiring metal film 13 is formed using tungsten or the like for forming the wiring (FIG. 23). Further, the wiring metal film 13 is etched to form a metal wiring 14 (FIG. 24).

本実施の形態のポイントは、Ｓｉ原子が金属膜中に拡散する量よりも多く原子がシリコン基板中に拡散する金属を用い、シリコン基板側の深い位置でシリサイド反応を生じさせることにある。シリサイド化熱処理によってコンタクト底部に自己整合的にシリサイド層１２を形成する際、金属原子はシリコン中に拡散し、シリコン基板中に深く金属シリサイド層が形成される。基板中に深く金属シリサイドが形成される場合、シリコンと金属シリサイドとの界面の接触面積Ｓをウエハ垂直方向に拡大することができ、その結果、微細化をした半導体装置においても低いコンタクト抵抗を得ることができる。上記の半導体装置はＭＰＵのロジック系のデバイスとして用いることができる。しかし、容量を付随させるなどして、ＤＲＡＭ等のメモリとしても用いることができる。 The point of this embodiment is to use a metal in which more atoms are diffused into the silicon substrate than the amount of Si atoms diffused into the metal film, and to cause a silicide reaction at a deep position on the silicon substrate side. When the silicide layer 12 is formed in a self-aligned manner at the bottom of the contact by the silicidation heat treatment, the metal atoms diffuse into the silicon and a metal silicide layer is formed deeply in the silicon substrate. When the metal silicide is deeply formed in the substrate, the contact area S at the interface between silicon and metal silicide can be expanded in the vertical direction of the wafer, and as a result, a low contact resistance can be obtained even in a miniaturized semiconductor device. be able to. The semiconductor device described above can be used as an MPU logic device. However, it can also be used as a memory such as a DRAM by attaching a capacity.

金属膜にＣｏを用いた場合についてさらに詳しく説明する。Ｃｏのシリサイド化反応は、温度域に応じて次の反応が起きることが知られている。
（４００〜４５０℃）：Ｃｏ＋Ｓｉ→Ｃｏ₂Ｓｉ
（４５０〜６００℃）：Ｃｏ₂Ｓｉ＋Ｓｉ→２ＣｏＳｉ
（６００℃以上）：ＣｏＳｉ＋Ｓｉ→ＣｏＳｉ₂
上記の反応のうち、Ｃｏ＋Ｓｉ→Ｃｏ₂Ｓｉの反応、およびＣｏＳｉ＋Ｓｉ→ＣｏＳｉ₂の反応は金属原子がシリコン中に拡散することによって進行する。一方、Ｃｏ₂Ｓｉ＋Ｓｉ→２ＣｏＳｉの反応はシリコンが金属中に拡散することによって進行する。したがって、図１９に示すように、金属シリサイドを形成する熱処理は、４５０℃以下または６００℃以上で行うことが有効である。また、４５０℃以下の熱処理を加えた後に、金属膜を選択的に除去し、その後に６００℃以上の熱処理を加えてもよい。 The case where Co is used for the metal film will be described in more detail. It is known that the following silicidation reaction of Co occurs depending on the temperature range.
(400-450 ° C.): Co + Si → Co ₂ Si
(450-600 ° C.): Co ₂ Si + Si → 2CoSi
(600 ° C. or higher): CoSi + Si → CoSi ₂
Among the above reactions, the Co + Si → Co ₂ Si reaction and the CoSi + Si → CoSi ₂ reaction proceed as metal atoms diffuse into silicon. On the other hand, the reaction Co ₂ Si + Si → 2CoSi proceeds as silicon diffuses into the metal. Accordingly, as shown in FIG. 19, it is effective to perform the heat treatment for forming the metal silicide at 450 ° C. or lower or 600 ° C. or higher. Further, after the heat treatment at 450 ° C. or lower is applied, the metal film may be selectively removed, and then the heat treatment at 600 ° C. or higher may be applied.

さらに深い金属シリサイド層を形成する手法としては、(ｄ₁）金属層１０を成膜した後(図１８）に、(ｄ₂）熱処理によって金属シリサイド１２を形成する(図１９）。次に、(ｄ₃）未反応金属層を選択的に除去する(図２１）、という(ｄ₁）→(ｄ₂）→(ｄ₃）の工程を複数回繰り返すという方法がある。金属シリサイドを形成する工程を複数回繰り返すことによって、金属シリサイドはより深く形成され、シリコンと金属シリサイドとの接触面積が増大する。このため、半導体装置の微細化を遂行しながらコンタクト抵抗を減少させることができる。 As a method of forming a deeper metal silicide layer, (d ₁ ) after forming the metal layer 10 (FIG. 18), (d ₂ ) forming the metal silicide 12 by heat treatment (FIG. 19). Next, there is a method of repeated a plurality of times the steps (d ₃₎ the unreacted metal layer is selectively removed (FIG. 21), that _{_{(d 1) → (d 2}} ) → (d 3). By repeating the step of forming the metal silicide a plurality of times, the metal silicide is formed deeper and the contact area between silicon and the metal silicide is increased. For this reason, it is possible to reduce the contact resistance while performing miniaturization of the semiconductor device.

上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含む。 Although the embodiments of the present invention have been described above, the embodiments of the present invention disclosed above are merely examples, and the scope of the present invention is not limited to these embodiments. The scope of the present invention is indicated by the description of the scope of claims, and further includes meanings equivalent to the description of the scope of claims and all modifications within the scope.

本発明は、コンタクトホールを備えた半導体装置に有効に利用される。 The present invention is effectively used for a semiconductor device having a contact hole.

１シリコン基板、２素子分離絶縁膜、３ゲート絶縁膜、４多結晶体シリコン、５ゲート電極、６サイドウォール、７ソース、ドレイン領域、８層間絶縁膜、９コンタクトホール、１０金属膜、１１バリア層、１２金属シリサイド、１３配線用金属膜、１４金属配線、１９拡大凹部、２０シーム(界面）、２１金属シリサイドと金属膜との境界線、２５上側金属シリサイド層、２６下側金属シリサイド層、２７層間絶縁膜底面、２８不純物領域表面（拡大凹部底部）。 DESCRIPTION OF SYMBOLS 1 Silicon substrate, 2 Element isolation insulating film, 3 Gate insulating film, 4 Polycrystalline silicon, 5 Gate electrode, 6 Side wall, 7 Source, drain region, 8 Interlayer insulating film, 9 Contact hole, 10 Metal film, 11 Barrier Layer, 12 metal silicide, 13 metal film for wiring, 14 metal wiring, 19 enlarged recess, 20 seam (interface), 21 boundary between metal silicide and metal film, 25 upper metal silicide layer, 26 lower metal silicide layer, 27 Bottom surface of interlayer insulating film, 28 Impurity region surface (bottom portion of enlarged recess).

Claims

Forming a gate electrode on the semiconductor substrate;
Forming an impurity region to be a source region or a drain region in the semiconductor substrate;
Forming an interlayer insulating film so as to cover the gate electrode and the impurity region;
Etching the interlayer insulating film, and further forming a contact hole reaching the impurity region through the interlayer insulating film by etching the impurity region;
Forming a first metal film in the contact hole;
Forming a barrier layer on the first metal film;
After the barrier layer is formed, the semiconductor substrate is subjected to a heat treatment to react the semiconductor substrate with the first metal film formed on the bottom and sidewalls of the etched impurity region, thereby forming a metal silicide. Forming a step;
Forming a second metal film on the barrier layer so as to fill the contact hole.

The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor device constitutes a DRAM.

The first metal film is titanium;
The method for manufacturing a semiconductor device according to claim 1, wherein the metal silicide is titanium silicide.

The method for manufacturing a semiconductor device according to claim 1, wherein the barrier layer is titanium nitride.

The method of manufacturing a semiconductor device according to claim 1, wherein the second metal film is tungsten.

A gate electrode formed on a semiconductor substrate;
An impurity region formed in the semiconductor substrate and serving as a source region or a drain region;
An interlayer insulating film formed to cover the gate electrode and the impurity region;
A contact hole reaching the impurity region through the interlayer insulating film;
A first metal film formed in the contact hole;
A barrier layer formed on the first metal film;
A second metal film formed on the barrier layer so as to fill the contact hole,
The bottom of the contact hole is formed in a manner of digging the impurity region,
A semiconductor device, wherein a metal silicide formed by a reaction between the first metal film and the semiconductor substrate is located on a bottom and a side wall of the dug contact hole.

The semiconductor device according to claim 6, wherein the semiconductor device constitutes a DRAM.

The first metal film is titanium;
The semiconductor device according to claim 6, wherein the metal silicide is titanium silicide.

The semiconductor device according to claim 6, wherein the barrier layer is titanium nitride.

The semiconductor device according to claim 6, wherein the second metal film is tungsten.