JPH0414390B2 - - Google Patents
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- JPH0414390B2 JPH0414390B2 JP59134029A JP13402984A JPH0414390B2 JP H0414390 B2 JPH0414390 B2 JP H0414390B2 JP 59134029 A JP59134029 A JP 59134029A JP 13402984 A JP13402984 A JP 13402984A JP H0414390 B2 JPH0414390 B2 JP H0414390B2
- Authority
- JP
- Japan
- Prior art keywords
- image processing
- image
- unit
- conversion
- input
- Prior art date
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- Expired - Lifetime
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- 238000006243 chemical reaction Methods 0.000 claims description 23
- 230000015654 memory Effects 0.000 claims description 9
- 230000010354 integration Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 2
- 238000003708 edge detection Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Advance Control (AREA)
- Multi Processors (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、画像処理装置、特に例えばテレビ・
ビデオ装置等における動画像の実時間処理を行な
う画像処理装置において、画像処理における基本
演算を行なう複数のハードウエア・モジユールと
該各モジユール相互間の任意の組合わせを可能と
するネツトワーク回路とをそなえ、所望する画像
処理内容に対応して上記ネツトワーク回路を制御
することによつて、複雑な画像処理をパイプライ
ン方式でもつて高速に処理することができるよう
にする画像処理装置に関するものである。
ビデオ装置等における動画像の実時間処理を行な
う画像処理装置において、画像処理における基本
演算を行なう複数のハードウエア・モジユールと
該各モジユール相互間の任意の組合わせを可能と
するネツトワーク回路とをそなえ、所望する画像
処理内容に対応して上記ネツトワーク回路を制御
することによつて、複雑な画像処理をパイプライ
ン方式でもつて高速に処理することができるよう
にする画像処理装置に関するものである。
［従来の技術と解決しようとする問題点］
従来、例えばテレビ・カメラ等による動画像情
報に対して複雑な画像処理を行なうことができる
画像処理装置は存在していなかつた。即ち、上記
の如き動画像情報に対して画像処理を行なう従来
の画像処理装置においては、処理内容が固定され
ており、当該処理内容を自由に定義できるもので
はなかつた。
報に対して複雑な画像処理を行なうことができる
画像処理装置は存在していなかつた。即ち、上記
の如き動画像情報に対して画像処理を行なう従来
の画像処理装置においては、処理内容が固定され
ており、当該処理内容を自由に定義できるもので
はなかつた。
［問題点を解決するための目的と手段］
本発明は、上記の如き問題点を解決することを
目的とし、複雑な画像処理をパイプライン方式で
もつて高速に処理することを可能ならしめる画像
処理装置を提供することを目的としている。その
ため、本発明の画像処理装置は、入力される画像
信号に対してＡ／Ｄ変換を行なうＡ／Ｄ変換部
と、該Ａ／Ｄ変換部によつてＡ／Ｄ変換された画
像信号に対する画像処理を行なう画像処理部と、
該画像処理部によつて画像処理がなされた画像信
号に対してＤ／Ａ変換を行なつて出力するＤ／Ａ
変換部とを少なくともそなえた画像処理装置にお
いて、 １つまたは複数個の画像メモリと、 １つまたは複数個の遅延回路部とをもうけ、 かつ上記画像処理部は予め定められた画像処理
を行なう複数個の画像処理演算部で構成され、 当該画像処理演算部は、単一機能の画像処理演
算部によつて構成されるものと、当該画像処理演
算部の少なくとも１つにおいて複数入力１出力の
単一機能の画像処理演算部と、当該画像処理演算
部の少なくとも１つにおいて１入力複数出力の単
一機能の画像処理演算部とのいずれかによつて構
成されると共に、少なくとも１つの画像処理演算
部に上記画像信号が入力されかつ少なくとも１つ
の画像処理演算部から処理された画像信号が出力
されるよう構成されてなり、 更に上記Ａ／Ｄ変換部、Ｄ／Ａ変換部、画像メ
モリ、遅延回路部、および各画像処理演算部の
夫々の任意の１つと１つとを結合した上で当該結
合した構成を組合わせる組合わせを任意に選択と
するネツトワーク回路と、 該ネツトワーク回路を制御するネツトワーク制
御部とをそなえ、 画像処理内容に対応して上記ネツトワーク制御
部が上記ネツトワーク回路における結合を制御す
ることによりパイプライン方式の画像処理を行な
い かつ前段で分岐し後段で統合されるパイプライ
ンにおける当該統合時点での時間合わせを上記画
像メモリおよび／または上記遅延回路部を介在せ
しめることによつて達成するようにしたことを特
徴としている。
目的とし、複雑な画像処理をパイプライン方式で
もつて高速に処理することを可能ならしめる画像
処理装置を提供することを目的としている。その
ため、本発明の画像処理装置は、入力される画像
信号に対してＡ／Ｄ変換を行なうＡ／Ｄ変換部
と、該Ａ／Ｄ変換部によつてＡ／Ｄ変換された画
像信号に対する画像処理を行なう画像処理部と、
該画像処理部によつて画像処理がなされた画像信
号に対してＤ／Ａ変換を行なつて出力するＤ／Ａ
変換部とを少なくともそなえた画像処理装置にお
いて、 １つまたは複数個の画像メモリと、 １つまたは複数個の遅延回路部とをもうけ、 かつ上記画像処理部は予め定められた画像処理
を行なう複数個の画像処理演算部で構成され、 当該画像処理演算部は、単一機能の画像処理演
算部によつて構成されるものと、当該画像処理演
算部の少なくとも１つにおいて複数入力１出力の
単一機能の画像処理演算部と、当該画像処理演算
部の少なくとも１つにおいて１入力複数出力の単
一機能の画像処理演算部とのいずれかによつて構
成されると共に、少なくとも１つの画像処理演算
部に上記画像信号が入力されかつ少なくとも１つ
の画像処理演算部から処理された画像信号が出力
されるよう構成されてなり、 更に上記Ａ／Ｄ変換部、Ｄ／Ａ変換部、画像メ
モリ、遅延回路部、および各画像処理演算部の
夫々の任意の１つと１つとを結合した上で当該結
合した構成を組合わせる組合わせを任意に選択と
するネツトワーク回路と、 該ネツトワーク回路を制御するネツトワーク制
御部とをそなえ、 画像処理内容に対応して上記ネツトワーク制御
部が上記ネツトワーク回路における結合を制御す
ることによりパイプライン方式の画像処理を行な
い かつ前段で分岐し後段で統合されるパイプライ
ンにおける当該統合時点での時間合わせを上記画
像メモリおよび／または上記遅延回路部を介在せ
しめることによつて達成するようにしたことを特
徴としている。
［発明の実施例］
以下、図面を参照しつつ本発明の実施例を詳細
に説明する。
に説明する。
第１図は本発明の基本概念を説明するための説
明図、第２図は本発明におけるネツトワーク回路
の一実施例構成図、第３図は本発明における画像
処理の一実施例説明図、第４図は本発明における
画像処理の他の一実施例説明図を示す。
明図、第２図は本発明におけるネツトワーク回路
の一実施例構成図、第３図は本発明における画像
処理の一実施例説明図、第４図は本発明における
画像処理の他の一実施例説明図を示す。
図中の符号１ないし６はプロセツシング・モジ
ユール（PM）即ち画像処理における基本演算を
フレーム単位でもつて行なうハードウエア・モジ
ユールであつて、＃1PMはＡ／Ｄ変換モジユー
ル１、＃2PMおよび＃3PMは空間フイルタ・モ
ジユール２および３、＃4PMは画素間演算モジ
ユール４、＃5PMは濃度変換モジユール５、
＃6PMはＤ／Ａ変換モジユール６を表わす。ま
た、７ないし１０はイメージ・メモリ（IM）即
ち処理対象の１フレーム分の画像情報を格納或は
バツフアリングするもの、１１および１２はデイ
レイ・モジユール即ち上記プロセツシング・モジ
ユール１（＃1PM）ないし６（＃6PM）におけ
る画像情報の遅れを吸収するもの、１３はネツト
ワーク回路を表わす。
ユール（PM）即ち画像処理における基本演算を
フレーム単位でもつて行なうハードウエア・モジ
ユールであつて、＃1PMはＡ／Ｄ変換モジユー
ル１、＃2PMおよび＃3PMは空間フイルタ・モ
ジユール２および３、＃4PMは画素間演算モジ
ユール４、＃5PMは濃度変換モジユール５、
＃6PMはＤ／Ａ変換モジユール６を表わす。ま
た、７ないし１０はイメージ・メモリ（IM）即
ち処理対象の１フレーム分の画像情報を格納或は
バツフアリングするもの、１１および１２はデイ
レイ・モジユール即ち上記プロセツシング・モジ
ユール１（＃1PM）ないし６（＃6PM）におけ
る画像情報の遅れを吸収するもの、１３はネツト
ワーク回路を表わす。
先づ、本発明の基本概念を第１図に関連して説
明する。本発明の画像処理装置は、第１図に図示
されている如く、上記プロセツシング・モジユー
ル１（＃1PM）ないし６（＃6PM）イメージ・
メモリ７（＃11M）ないし１０（＃41M）、デイ
レイ・モジユール１１（＃1DM）および１２
（＃2DM）相互間がネツトワーク回路１３によつ
て結合されて構成されている。そして、所望する
画像処理の内容に対応して図示省略したネツトワ
ーク制御部により上記ネツトワーク回路１３を制
御することによつて、パイプライン方式の画像処
理が行なわれるため、複雑な画像処理でも高速に
処理することができる。即ち、Ａ／Ｄ変換処理を
行なうプロセツシング・モジユール１（＃1PM）
とＤ／Ａ変換処理を行なうプロセツシング・モジ
ユール６（＃6PM）との間に、上記プロセツシ
ング２（＃2PM）ないし５（＃5PM）、イメー
ジ・メモリ７（＃11M）ないし１０（＃41M）、
デイレイ・モジユール１１（＃1DM）および１
２（＃2DM）のうち、上記画像処理内容に対応
して選択されたものを直列または並列に結合させ
て画像処理を行なう。
明する。本発明の画像処理装置は、第１図に図示
されている如く、上記プロセツシング・モジユー
ル１（＃1PM）ないし６（＃6PM）イメージ・
メモリ７（＃11M）ないし１０（＃41M）、デイ
レイ・モジユール１１（＃1DM）および１２
（＃2DM）相互間がネツトワーク回路１３によつ
て結合されて構成されている。そして、所望する
画像処理の内容に対応して図示省略したネツトワ
ーク制御部により上記ネツトワーク回路１３を制
御することによつて、パイプライン方式の画像処
理が行なわれるため、複雑な画像処理でも高速に
処理することができる。即ち、Ａ／Ｄ変換処理を
行なうプロセツシング・モジユール１（＃1PM）
とＤ／Ａ変換処理を行なうプロセツシング・モジ
ユール６（＃6PM）との間に、上記プロセツシ
ング２（＃2PM）ないし５（＃5PM）、イメー
ジ・メモリ７（＃11M）ないし１０（＃41M）、
デイレイ・モジユール１１（＃1DM）および１
２（＃2DM）のうち、上記画像処理内容に対応
して選択されたものを直列または並列に結合させ
て画像処理を行なう。
次に、本発明における上記ネツトワーク回路１
３を第２図図示実施例に関連して具体的に説明す
る。本発明におけるネツトワーク回路１３は、第
２図に図示されている如く、複数の入力端子（Ｉ
＃０、Ｉ＃１、……）と出力端子（Ｏ＃０、Ｏ
＃１、……）とをそなえ、該各入力端子と各出力
端子との間がネツトワークによつて結合可能（図
示省略したネツトワーク制御部によつて制御され
る）となるように構成されている。そして、上記
入力端子（Ｉ＃０、Ｉ＃１、……）と出力端子
（Ｏ＃０、Ｏ＃１、……）との間に前述したプロ
セツシング・モジユール１（＃1PM）ないしデ
イレイ・モジユール１２（＃2DM）が接続され
ている。従つて、当該プロセツシング・モジユー
ル１ないしデイレイ・モジユール１２の個数によ
つて、上記ネツトワーク回路１３における入出力
端子数が定められる（第２図図示実施例において
は、上記モジユール数が12個、上記入出力端子数
が夫々15個）。そして、上記ネツトワーク回路１
３による結合方式は片方向結合であるため、例え
ば第２図図示実施例においては、４×15ビツトの
制御信号でもつて、任意の組合わせを選択するこ
とができる。
３を第２図図示実施例に関連して具体的に説明す
る。本発明におけるネツトワーク回路１３は、第
２図に図示されている如く、複数の入力端子（Ｉ
＃０、Ｉ＃１、……）と出力端子（Ｏ＃０、Ｏ
＃１、……）とをそなえ、該各入力端子と各出力
端子との間がネツトワークによつて結合可能（図
示省略したネツトワーク制御部によつて制御され
る）となるように構成されている。そして、上記
入力端子（Ｉ＃０、Ｉ＃１、……）と出力端子
（Ｏ＃０、Ｏ＃１、……）との間に前述したプロ
セツシング・モジユール１（＃1PM）ないしデ
イレイ・モジユール１２（＃2DM）が接続され
ている。従つて、当該プロセツシング・モジユー
ル１ないしデイレイ・モジユール１２の個数によ
つて、上記ネツトワーク回路１３における入出力
端子数が定められる（第２図図示実施例において
は、上記モジユール数が12個、上記入出力端子数
が夫々15個）。そして、上記ネツトワーク回路１
３による結合方式は片方向結合であるため、例え
ば第２図図示実施例においては、４×15ビツトの
制御信号でもつて、任意の組合わせを選択するこ
とができる。
以下、第３図および第４図図示画像処理実施例
を参照して、本発明の画像処理を具体的に説明す
る。
を参照して、本発明の画像処理を具体的に説明す
る。
第３図図示実施例は、フレーム間差分の画像処
理に関するものである。当該画像処理は、フレー
ム単位でもつて順次入力される画素の変化を検出
するものであつて、この場合のネツトワーク結合
状態が第３図Ａに図示されている。該ネツトワー
ク結合状態を第２図を参照して具体的に説明する
と、ネツトワーク回路１３において、入力端子Ｉ
＃０と出力端子Ｏ＃８、入力端子Ｉ＃１と出力端
子Ｏ＃５、入力端子Ｉ＃８と出力端子Ｏ＃４、入
力端子Ｉ＃４と出力端子Ｏ＃７との夫々が結合さ
れている。そして、第３図Ｂは、第３図Ａ図示ネ
ツトワーク結合状態のもとで行なわれる画像処理
の動作シーケンスを示している。即ち、先づ例え
ばテレビ・カメラからプロセツシング・モジユー
ル１（以下＃1PM１と呼ぶ）に対して、第３図
Ｂ入力フレームｎ＋３、ｎ＋２、ｎ＋１、ｎによ
つて図示されている如くフレーム単位で順次入力
される画像情報は、上記＃1PM１においてＡ／
Ｄ変換が行なわれる。該Ａ／Ｄ変換後のデジタル
画像情報は、プロセツシング４（以下＃4PM４
と呼ぶ）とイメージ・メモリ７（以下＃11M７と
呼ぶ）とに転送される。そして、該＃11M７に転
送されたデジタル画像情報は、１フレーム遅れて
上記＃4PM４に転送される。従つて、該＃4PM
４には例えば（ｎ）フレーム目のデジタル画像情
報ｎと該デジタル画像情報ｎの次のフレームのデ
ジタル画像情報ｎ−１とが同期して入力される。
そして、当該＃4PM４において、上記デジタル
画像情報ｎとｎ−１との差を検出する画素間演算
が行なわれる。該＃4PM４における演算結果は
プロセツシング・モジユール６（以下＃6PM６
と呼ぶ）においてＤ／Ａ変換が行なわれて、当該
＃6PM６から出力される。この間の動作シーケ
ンスが第３図Ｂに図示されている。即ち、第３図
Ｂに図示されている如く、当該フレーム間差分の
画像処理においては、４フレーム遅れでもつてパ
イプライン方式の処理（実時間処理）が行なわれ
る。
理に関するものである。当該画像処理は、フレー
ム単位でもつて順次入力される画素の変化を検出
するものであつて、この場合のネツトワーク結合
状態が第３図Ａに図示されている。該ネツトワー
ク結合状態を第２図を参照して具体的に説明する
と、ネツトワーク回路１３において、入力端子Ｉ
＃０と出力端子Ｏ＃８、入力端子Ｉ＃１と出力端
子Ｏ＃５、入力端子Ｉ＃８と出力端子Ｏ＃４、入
力端子Ｉ＃４と出力端子Ｏ＃７との夫々が結合さ
れている。そして、第３図Ｂは、第３図Ａ図示ネ
ツトワーク結合状態のもとで行なわれる画像処理
の動作シーケンスを示している。即ち、先づ例え
ばテレビ・カメラからプロセツシング・モジユー
ル１（以下＃1PM１と呼ぶ）に対して、第３図
Ｂ入力フレームｎ＋３、ｎ＋２、ｎ＋１、ｎによ
つて図示されている如くフレーム単位で順次入力
される画像情報は、上記＃1PM１においてＡ／
Ｄ変換が行なわれる。該Ａ／Ｄ変換後のデジタル
画像情報は、プロセツシング４（以下＃4PM４
と呼ぶ）とイメージ・メモリ７（以下＃11M７と
呼ぶ）とに転送される。そして、該＃11M７に転
送されたデジタル画像情報は、１フレーム遅れて
上記＃4PM４に転送される。従つて、該＃4PM
４には例えば（ｎ）フレーム目のデジタル画像情
報ｎと該デジタル画像情報ｎの次のフレームのデ
ジタル画像情報ｎ−１とが同期して入力される。
そして、当該＃4PM４において、上記デジタル
画像情報ｎとｎ−１との差を検出する画素間演算
が行なわれる。該＃4PM４における演算結果は
プロセツシング・モジユール６（以下＃6PM６
と呼ぶ）においてＤ／Ａ変換が行なわれて、当該
＃6PM６から出力される。この間の動作シーケ
ンスが第３図Ｂに図示されている。即ち、第３図
Ｂに図示されている如く、当該フレーム間差分の
画像処理においては、４フレーム遅れでもつてパ
イプライン方式の処理（実時間処理）が行なわれ
る。
以上、第３図を参照して説明した本発明の画像
処理の一実施例によつて、本発明の画像処理装置
の理解は容易であるものと信じるが、更に理解を
深めるために、第４図を参照して本発明における
画像処理に関する他の一実施例を説明する。
処理の一実施例によつて、本発明の画像処理装置
の理解は容易であるものと信じるが、更に理解を
深めるために、第４図を参照して本発明における
画像処理に関する他の一実施例を説明する。
第４図図示実施例は、ソベルオペレータによる
エツジ検出画像処理に関するものである。当該画
像処理は、 √（）2＋（）2 即ち、ｘ方向の１次微分とｙ方向の１次微分と
を夫々２乗したものを加算して平方根を求める演
算を行なうことによつて、画像のエツジを検出す
るものであつて、この場合のネツトワーク結合状
態が第４図Ａに図示されている。該ネツトワーク
結合状態を第２図に参照して説明すると、ネツト
ワーク回路１３において、入力端子Ｉ＃０と出力
端子Ｏ＃２、入力端子Ｉ＃１と出力端子Ｏ＃３、
入力端子Ｉ＃２と出力端子Ｏ＃４、入力端子Ｉ
＃３と出力端子Ｏ＃５、入力端子Ｉ＃４と出力端
子Ｏ＃７とが夫々が結合されている。そして、第
４図Ｂは、第４図Ａ図示ネツトワーク結合状態の
もとで行なわれる画像処理の動作シーケンスを示
している。即ち、先づ前述した第３図図示実施例
と同様にして＃1PM１においてＡ／Ｄ変換が行
なわれる。そして、＃2PM１において上記
（Δx）2の演算、＃3PM３において上記（Δy）2の
演算が行なわれて、該各演算結果が同期して
＃4PM４に転送される。該＃4PM４においては
上記√（）2＋（）2の演算が行なわれて、当該
演算結果は＃6PM６に転送されてＤ／Ａ変換を
行なわれ、当該＃6PM６から出力される。この
間の動作シーケンスは第４図Ｂに図示されている
通りである。即ち、第４図Ｂに図示されている如
く、当該ソベルオペレータによるエツジ検出画像
処理においては、４フレーム遅れでもつてパイプ
ライン方式の処理（実時間処理）が行なわれる。
エツジ検出画像処理に関するものである。当該画
像処理は、 √（）2＋（）2 即ち、ｘ方向の１次微分とｙ方向の１次微分と
を夫々２乗したものを加算して平方根を求める演
算を行なうことによつて、画像のエツジを検出す
るものであつて、この場合のネツトワーク結合状
態が第４図Ａに図示されている。該ネツトワーク
結合状態を第２図に参照して説明すると、ネツト
ワーク回路１３において、入力端子Ｉ＃０と出力
端子Ｏ＃２、入力端子Ｉ＃１と出力端子Ｏ＃３、
入力端子Ｉ＃２と出力端子Ｏ＃４、入力端子Ｉ
＃３と出力端子Ｏ＃５、入力端子Ｉ＃４と出力端
子Ｏ＃７とが夫々が結合されている。そして、第
４図Ｂは、第４図Ａ図示ネツトワーク結合状態の
もとで行なわれる画像処理の動作シーケンスを示
している。即ち、先づ前述した第３図図示実施例
と同様にして＃1PM１においてＡ／Ｄ変換が行
なわれる。そして、＃2PM１において上記
（Δx）2の演算、＃3PM３において上記（Δy）2の
演算が行なわれて、該各演算結果が同期して
＃4PM４に転送される。該＃4PM４においては
上記√（）2＋（）2の演算が行なわれて、当該
演算結果は＃6PM６に転送されてＤ／Ａ変換を
行なわれ、当該＃6PM６から出力される。この
間の動作シーケンスは第４図Ｂに図示されている
通りである。即ち、第４図Ｂに図示されている如
く、当該ソベルオペレータによるエツジ検出画像
処理においては、４フレーム遅れでもつてパイプ
ライン方式の処理（実時間処理）が行なわれる。
以上、第３図および第４図に関連して本発明の
画像処理態様について説明したが、所望する他の
画像処理も同様に行なうことができることは言う
までもない。
画像処理態様について説明したが、所望する他の
画像処理も同様に行なうことができることは言う
までもない。
［発明の効果］
以上説明した如く、本発明によれば、１フレー
ム実時間処理可能な画像処理基本モジユールを複
数個任意に結合しパイプライン処理ができるた
め、従来実現されていなかつた動画に対する複雑
な画像処理を簡単かつ高速に行なうことができ
る。
ム実時間処理可能な画像処理基本モジユールを複
数個任意に結合しパイプライン処理ができるた
め、従来実現されていなかつた動画に対する複雑
な画像処理を簡単かつ高速に行なうことができ
る。
第１図は本発明の基本概念を説明するための説
明図、第２図は本発明におけるネツトワーク回路
の一実施例構成図、第３図は本発明における画像
処理の一実施例説明図、第４図は本発明における
画像処理の他の一実施例説明図を示す。 図中、１ないし６はプロセツシング・モジユー
ル、７ないし１０はイメージ・メモリ、１１およ
び１２はデイレイ・モジユール、１３はネツトワ
ーク回路を表わす。
明図、第２図は本発明におけるネツトワーク回路
の一実施例構成図、第３図は本発明における画像
処理の一実施例説明図、第４図は本発明における
画像処理の他の一実施例説明図を示す。 図中、１ないし６はプロセツシング・モジユー
ル、７ないし１０はイメージ・メモリ、１１およ
び１２はデイレイ・モジユール、１３はネツトワ
ーク回路を表わす。
Claims (1)
- 【特許請求の範囲】 １ 入力される画像信号に対してＡ／Ｄ変換を行
なうＡ／Ｄ変換部と、該Ａ／Ｄ変換部によつて
Ａ／Ｄ変換された画像信号に対する画像処理を行
なう画像処理部と、該画像処理部によつて画像処
理がなされた画像信号に対してＤ／Ａ変換を行な
つて出力するＤ／Ａ変換部とを少なくともそなえ
た画像処理装置において、 １つまたは複数個の画像メモリと、 １つまたは複数個の遅延回路部とをもうけ、 かつ上記画像処理部は予め定められた画像処理
を行なう複数個の画像処理演算部で構成され、 当該画像処理演算部は、単一機能の画像処理演
算部によつて構成されるものと、当該画像処理演
算部の少なくとも１つにおいて複数入力１出力の
単一機能の画像処理演算部と、当該画像処理演算
部の少なくとも１つにおいて１入力複数出力の単
一機能の画像処理演算部とのいずれかによつて構
成されると共に、少なくとも１つの画像処理演算
部に上記画像信号が入力されかつ少なくとも１つ
の画像処理演算部から処理された画像信号が出力
されるよう構成されてなり、 更に上記Ａ／Ｄ変換部、Ｄ／Ａ変換部、画像メ
モリ、遅延回路部、および各画像処理演算部の
夫々の任意の１つと１つとを結合した上で当該結
合した構成を組合わせる組合わせを任意に選択と
するネツトワーク回路と、 該ネツトワーク回路を制御するネツトワーク制
御部とをそなえ、 画像処理内容に対応して上記ネツトワーク制御
部が上記ネツトワーク回路における結合を制御す
ることによりパイプライン方式の画像処理を行な
い かつ前段で分岐し後段で統合されるパイプライ
ンにおける当該統合時点での時間合わせを上記画
像メモリおよび／または上記遅延回路部を介在せ
しめることによつて達成するようにしたことを特
徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59134029A JPS6113379A (ja) | 1984-06-28 | 1984-06-28 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59134029A JPS6113379A (ja) | 1984-06-28 | 1984-06-28 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6113379A JPS6113379A (ja) | 1986-01-21 |
| JPH0414390B2 true JPH0414390B2 (ja) | 1992-03-12 |
Family
ID=15118709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59134029A Granted JPS6113379A (ja) | 1984-06-28 | 1984-06-28 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6113379A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811214A (en) * | 1986-11-14 | 1989-03-07 | Princeton University | Multinode reconfigurable pipeline computer |
| US4845663A (en) * | 1987-09-03 | 1989-07-04 | Minnesota Mining And Manufacturing Company | Image processor with free flow pipeline bus |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5248940A (en) * | 1975-10-14 | 1977-04-19 | Texas Instruments Inc | Interrmultiprocessor communication device and system |
| JPS54140437A (en) * | 1978-04-24 | 1979-10-31 | Toshiba Corp | Parallel process system |
| JPS57127251A (en) * | 1981-01-29 | 1982-08-07 | Yoshiharu Shigei | Extra-high-speed computer system having data prefetching mechanism |
-
1984
- 1984-06-28 JP JP59134029A patent/JPS6113379A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5248940A (en) * | 1975-10-14 | 1977-04-19 | Texas Instruments Inc | Interrmultiprocessor communication device and system |
| JPS54140437A (en) * | 1978-04-24 | 1979-10-31 | Toshiba Corp | Parallel process system |
| JPS57127251A (en) * | 1981-01-29 | 1982-08-07 | Yoshiharu Shigei | Extra-high-speed computer system having data prefetching mechanism |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6113379A (ja) | 1986-01-21 |
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