JPH0414242A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に利用され、特に、チップの一
部機能を実現する半導体集積回路の構成法を改善した半
導体集積回路に関する。

〔概要〕

本発明は、半導体チップ上に形成された複数の回路ブロ
ックを備えた半導体集積回路において、回路ブロックに
、自回路ブロックの内部回路と他回路ブロックとを接続
する位置にスルーホールを設けることにより、 チップの小型化を図ったものである。

〔従来の技術〕

近年のＬＳＩ（大規模集積回路）の設計の主流の一つに
セルベース設計方式がある。本方式を第３図のチップの
レイアウト図を用いて説明する。

全体回路機能の一部機能を実現する部分的な回路ブロッ
ク（以下、セルという。Ｎｌをあらかじめ設計しておく
。そして、このセル１１とセル外とを接続するセル内部
配線のセル外形との接点をセル端子１４とする。全体回
路を構成するために必要なセル１２および１３をチップ
１０上に配置した後、セル端子１４と１５との間に必要
なセル間配線１６を施す。

従来のセルの実現方法は人手によるか、計算機によるか
を問わず、セル端子１４の層（マスク層に対応）は可能
な層のうちの一層に限られていた。

例えば、２層配線の場合、セル端子１４の層は第一配線
層か第二配線層のいずれか一方に限られていた。

ところで、チップ寸法を最小にするために、セル間配線
１６を最も効率よく行うためには、チップ全面で、例え
ば第一層は横方向、第二層は縦方向に配線することが望
ましいと言われている。特に、計算機による自動設計を
行う際にはその効果は顕著である。従って、第４図（ａ
）に示すように、セル２１の上下辺に置かれるセル端子
２４は第二層、左右辺に置かれるセル端子２５は第一層
となるように従来のセル設計は行われてきた。

しかし、チップ設計時にセルの向きを９０度回転した方
がチップ寸法を大幅に縮小可能となることが非常に多い
。この場合、第４図ら〕に示すように、セル端子２４お
よび２５の位置からそれぞれ配線２６ａおよび２７ａを
引き出し、かつスルーホール３５および３６を設置し、
スルーホール３４および３３を介しそれぞれ第二層配線
３２および第−層成線３１と接続することが必要となり
、配線に必要な面積を増大させ、結果としてチップ面積
を増加させる。

〔発明が解決しようとする課題〕

前述した従来の半導体集積回路におけるセル設計法は、
セルの端子層をただ１層に限っているため、チップ寸法
を縮小するためにセルを回転して配置するとかえってチ
ップ寸法が増加する欠点がある。

本発明の目的は、前記の欠点を除去することにより、セ
ルを任意の方向に配置しても配線のための余分な面積を
必要とせず、チップを小型化できる半導体集積回路を提
供することにある。

〔課題を解決するための手段〕

本発明は、半導体チップ上に形成された複数の回路ブロ
ックを備えた半導体集積回路において、前記回路ブロッ
クは、自回路ブロックの内部回路と他回路ブロックとを
接続する位置に設けられたスルーホールを有することを
特徴とする。

また、本発明は、半導体チップ上に形成された複数の回
路ブロックと、多層配線とを備えた半導体集積回路にお
いて、前記回路ブロックは、自回路ブロックの内部回路
と他回路ブロックとを接続する位置に設けられた第一の
スルーホールを有し、前記多層配線のうちのいずれかの
配線は、当該配線と前記回路ブロックとを接続するため
に、前記第一のスルーホールと対向する位置に設けられ
た第二のスルーホールを有することを特徴とする。

〔作用〕

セルには他セルとの接続位置にスルーホールが設けられ
ているので、このスルーホールを介して所望の層成線と
接続することが可能となる。

従って、余分なスルーホールやそのための配線が不要と
なり、セルを任意の方向に配置してもセル面積の増加を
必要とせず、結果としてチップの小型化ができる。

さらに、所望の各層成線の前記セルのスルーホールに対
向した位置にスルーホールを設けることにより、配線は
最短となり、よりチップの小型化を図ることができる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一実施例の要部を示すチップのレイ
アウト図で、一つのセルを取り出して示したものである
。

本第−実施例のセル１は、本発明の特徴とするところの
、セル内部回路２と他セルとを接続するセル外周上の位
置に設けられたスルーホール４および５を有している。

そして、スルーホール４および５はセル内部配線３によ
りセル内部回路２に接続される。ここで、スルーホール
４および５の位置はセル内部配線３とセル外周の交点と
して定められる。

第２図（ａ）およびの〕は、本発明の第二実施例の要部
を示すチップのレイアウト図で、前記第一実施例の構成
を有するセルを用いて実際に配線を施す場合の例を示し
たものであり、第２図（ａ）はセルの長辺を第−層成線
と平行に配置した場合を示し、第２図ら）はセルの長辺
を第二層配線と平行に配置した場合を示す。

第２図（ａ）においては、セル１のスルーホール４は、
スルーホール４と対向して第−層成線３１上に設けられ
たスルーホール３３とは配線６により接続され、スルー
ホール５は、スルーホール５と対向して第二層配線３２
上に設けられたスルーホール３４と接続される。

セル１を第２図（ａ）の設計時の位置から時計回りに９
０度回転した第２図（ｂ）の場合は、セル１のスルーホ
ール４は、スルーホール４と対向して第二層配線３２上
に設けられたスルーホール３４ａと配線６ａにより接続
され、スルーホール５は、スルーホール５と対向して第
一配線上３１とに設けられたスルーホール３３ａと配線
７ａにより接続される。

第２図（ａ）およびら）において、本発明の特徴とする
ところは、セル１にスルーホール４および５を設けたほ
かに、スルーホール４および５と対向する第−層成線３
１および第二層配線３２上にスルーホール３３．３３ａ
　、　３４および３４ａを設けたことにある。

本第二実施例によると、セル１上のスルーホール４およ
び５が、配置方向によって最適な層の端子として任意に
扱うことができる。

なお、セルの端子位置にスルーホールを設置することに
より、セルそのものの寸法が大きくならないようにする
ことは、セル内部回路部分とセル外形の間には一般に空
き領域が多いたｔ容易に解決できる。

また、前述の説明においては、多層配線として二層の場
合を取り上げたけれども、三層以上の場合にも同様に適
用される。

〔発明の効果〕

以上説明したように、本発明は、セルの端子位置にスル
ーホールを設置することにより、セルを任意の方向に配
置しても、不必要な配線領域の増大を防止しチップを小
型化できる効果がある。

【図面の簡単な説明】

第１図は本発明の第一実施例の要部を示すチップのレイ
アウト図。 第２図（ａ）および（社）は本発明の第二実施例の要部
を示すチップのレイアウト図。 第３図はセルベース設計方式によるチップの一例を示す
レイアウト図。 第４図（ａ）およびの）は従来例の要部を示すチップの
レイアウト図。 １．１１．１２．１３．２１・・・セノペ２・・・セル
内部回路、３・・・セル内部配線、４．５．３３．３３
ａ　、　３４．３４ａ１３５．３６・・・スルーホール
ペ６．６ａ１７．７ａ、２６．２６ａ　、　２７．２７
ａ−・・配線、１０・・・チップ、１４．１５．２４．
２５・・・セル端子、１Ｂ・・・セル間配線、３１・・
・第−層成線、３２・・・第二層配線。 にセル　　　　４，５ニスルーホール ２：セル内部回路 ３：セル内部配線 第−実施例 第１図 第 図 １０：チップ　　　　１４．１５：セル端子１１、１２
．１３　：セル　　　１６：セル間配線チップレイアウ
ト図 第３図

Claims (1)

1. 【特許請求の範囲】 １、半導体チップ上に形成された複数の回路ブロックを
   備えた半導体集積回路において、 前記回路ブロックは、自回路ブロックの内部回路と他回
   路ブロックとを接続する位置に設けられたスルーホール
   を有する ことを特徴とする半導体集積回路。 ２、半導体チップ上に形成された複数の回路ブロックと
   、多層配線とを備えた半導体集積回路において、 前記回路ブロックは、自回路ブロックの内部回路と他回
   路ブロックとを接続する位置に設けられた第一のスルー
   ホールを有し、 前記多層配線のうちのいずれかの配線は、当該配線と前
   記回路ブロックとを接続するために、前記第一のスルー
   ホールと対向する位置に設けられた第二のスルーホール
   を有する ことを特徴とする半導体集積回路。