JPH04140948A

JPH04140948A - 通信経路決定装置

Info

Publication number: JPH04140948A
Application number: JP2264344A
Authority: JP
Inventors: Hiroshi Narimatsu; 成松　宏; Katsuhiko Negi; 根木　勝彦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-10-01
Filing date: 1990-10-01
Publication date: 1992-05-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は通信経路決定装置に関し、特にマルチプロセッ
サシステムのプロセッサ間通信全実現する通信経路決定
装置に関する。

〔従来の技術〕

従来、かかるマルチプロセッサシステム・で任ｔの２ノ
ルド間の通信を行なりための通信経路の決定は、通過す
るノードごとにソフトウェアによ。

て送るノードを決めるか、あるいはｎ次元の格子やハイ
バーキー−ブ接続などのような規則正１−い構造にしマ
、ハードウェアで経路を決めるかｔ、−’ｔいる。

〔発明が解決し２ようとする課題〕子連した従来のソフトウェアによって経路を決ぬる場合
は、速度が遅いと鱒う欠点およびＣＰＵの負荷が大（（
なるという欠点がある。１だ、・・〜ドウエアによる親
、削正しい構造のマルチプロセッサシステムの場合は、
システムの拡張ヲ白すうときに、拡張後のシステムも規
則市し２い構造ｅ７なっていないと経路が法定できない
ので、拡張が行ないにくいと―う欠点がある。

本発明の目的は、かかる経路の決定を高速化するととも
に、拡張の容易な通信ｇ路決定装置を・提供するごとに
ある。

〔課題を解決するための手段、１本発明の一通信経路決定装置は、転送されて来る通信パ
ケットを・次に転送すべきノードに送出゛するための通
信装置を選択す゛ることにより任意の２．／−ド間の通
信を達成する通信経路決定装置において、前記ノードの
通信経路を決定するためのア°ドレス舎・記憶するノー
トアトｌメスし・ジスタと、前記）・−ドアドレスレジ
スタと同じ桁数の値を記憶できる。１．、位メッシ７、
レジスタと、前記ノー　ドアドレスレジスタと同じ桁数
の値を記憶で迫るゲー　トウエイアドレスレジスタと、
前記ノードの前記通信装置毎（（設けられ且り前記〕・
−ドアドレスレジスタと同じ桁数の１直を記憶できるず
ヤンネ刀・ビットし〆ジスタおよび非零検出部を・備え
たチャンネル要求検出回路と、前記ノー　ドアドレスレ
ジスタ、Ｊ：位メツ・ン、１／・ジスタ、ゲ・−トウェ
イアドレ゛、スＬ／ジスクおよびチャンネルビットレジ
スタに−それぞ１ハ任鳶の飴を設定することのでさるレ
ジスタ値設定手段と、前δｊ４ノー・ドアドレスレジス
タに記憶された値と通信・々ケラトの最終目的地のノー
・ドのアドレスとの排他的論理和を取るゴ・段と、前ｌ
−シ排他的論理和の値を前記Ｉ−位メッゾ、Ｌ／ジスタ
の値でマスクしまた結沫がＯでなかった時に前記ゲー暑
・ウェイレジスタの値から転送する通信装置を選択する
手段と、１記排他的論理和の値を前記上位メッシコレジ
スタの値でマスクし、た結果がＯである時に前記通信装
置ごどに前記排他的論理和の値を前記チャンネルビット
レジスタのイ直でマ、スクし１１つそ゛のマスク・した
ｆ−か０でなければ送信要求を送出する」・段と、前記
送信要求がでている通信装置から転送させる通信装置を
−・つ選択′ｔ−己手さとを゛有１、で構成される。

し実施例１）次に、４′発明の実施例（〆でついて図面を・参照１２
、−γ。

説明する。

第１図は本発明の通信経路決定装置を用い／れ３ｉ算機
（ノー　ド）のブロック構成図である。。

第１図に示す”ように、、かかる計′！１′氏（ノード
）１　ｕ：通信経路決定装置２と、ＣＰＵ３およびメギ
リ４と、通信経路決定装置２およびＣＰ　Ｕ　３に接続
され六−通信バプ７ア５と１．ノード入出力端−ｒ］Ｃ
）　ｌ　−Ｉ　Ｑ　６および通信経路決定２や通信バッ
ファ、　５間に配置される通信装置と］〜での通信ボー
川・６Ａ−６Ｆとｔ含／ｖでいる。このノ・−ド１にお
ｉｊる通信経路決定装置２は通信経路入力ＳＩＩ〜・Ｓ
ｒ１を供給・され、また通信経路出力８０１−・ＳＯ６
の送出を・通信ボート６Ａへ一６Ｆの間で行な７．てい
る。すなわち、通信ボート６Ａへ、６Ｆの送信用能５７
パ不ｉ〕等の状軛は通信経路人力ＳＩＲへ・Ｓｒ６を通
って通信経路決定装置２に人力され、また通信経路出力
８０１〜８０６で通信経路決定装置２が転送先、Ｊ１２
でそのチャンネルを選んだことを・通知する。この通信
経路決定装置２１ｄ：ＣＰＵ３との間で転送先が不明な
メツセージが届いたことｆ（、ｒＰ　（、、Ｔ　３に知
らせる出力Ｏ１，およびその（’、Ｋ　Ｐ　ｔ、’ｆ　
３宛でのメツ÷−・ジが届いたこ店を知らビる出力０２
を・送出する−・方、ＣＰ　Ｕ　３から通信経路汐定装
置２の内部のレジスタを自由に設定する入力ＲＩＭを受
信する。

また、通信バッファ５は通信ボート６Ａ〜６Ｆが受信し
たメツセージやＣＰＵ３が送信しようとするメツセージ
を一時的に記憶する。この通信バッファ５は通信ボート
６λ〜６Ｆとバス配線ＢＡＳＳで接続され、しρ基も通
信経路決定装置２に対してメツセージの宛先である目的
アドレス（λＤ）を送出する。

更に、通信ボート６λ〜６Ｆは、ノード入出力端子ｌ０
ｌ−ＩＯ２から自ノード宛てのメツセージを受信した時
に通信バッファ５を確保し、メ。

セージを書込む。また、通信経路決定装置２からの通信
経路出力８０１〜８０６がアクティブになった時には、
通信バッファ５に書込まれたメツセージを出力０３で示
されるノードに対しノード入出力端子ＩＯ１〜ｉ０６を
介して出力する。一方、ノード入出力端子１０１〜ＩＯ
６に自ノード宛てのメツセージが届いた時には、そのメ
ツセージを通信バッファ５に書込むとともに、通信ボー
ト６Ａ〜６Ｆの状態が通信経路人力８１１−８Ｉ６を介
して通信経路決定装置２に通知される。

尚、上述したＣＰＵ３はメモリ４をアクセスしながら、
メモリ４に書込まれたプログラムを実行する。

第２図（ａ）　、　（ｂ）はそれぞれ＠１図のノードを
用いたマルチプロセッサの構成図およびノードのシンボ
ル説明図である。

第２図（ａ）に示すように、このマルチプロセッサは４
４個の計算機（ノード）ｌから構成される例である。ま
た、第２図（ｂ）に示すように、各計算機、すなわちノ
ードｌから出る６本の直線は、第１図の通信ボート６Ａ
〜６Ｆにつながるノード入出力端子ＩＯ１〜Ｉ０６’を
示す。具体的な説明のために、どの線がどのチャンネル
につながっているかを指定している。中央の丸ｌから上
に延びるのがチャンネル１、右が２、左が４、右下が５
、左上が６である。また、第２図（ａ）において示した
丸の中の１６進数３桁の値は、その計算機１における通
信経路決定装置２０ノードアドレスレジスタ（詳細は後
述）に設定される値である。尚、４４個の計算機ｌの通
信経路決定装置２における各レジスタの値は第１表（そ
のｌ、その２）に示すとおりである。

ｙａ３図は本発明の第一の実施例を示す通信経路決定装
置の構成図である。

第３図に示すように、本実施例はｎピットのレジスタで
自分のノードのアドレスが設定されるノードアドレスレ
ジスタ７と、ｎビ、トのレジスタで且つ後述する上位メ
ツシーへのゲートウェイのノードアドレスを設定される
ゲートウェイアドレスレジスタ８と、ノードアドレスレ
ジスタ７と同じ桁数の値を記憶できる上位メツシュレジ
スタ９と、上位メックユレジスタ９に出力２６に基づき
非零検出を行なう非零検出回路ＩＯと、入力される目的
アドレス（ＡＤ）２０とノードアドレスレジスタ７の設
定値とをゲートウェイアドレスレジスタ８の出力２１お
よび非零検出回路１０の出力２３により比較する比較回
路１３と、ＣＰＵ３より設定される優先ビットレジスタ
１１と、比較回路１３の出力２４を入力し優先ピットレ
ジスタ１１で指定されたピッ）ｆ優先させるとともにそ
の出力２７をチャンネル要求検出回路１６Ａ−１６Ｆの
各非零検出部１９に送出する優先回路１７と、ノードア
ドレス出力２２．比較回路１３の出力２５およびチャン
ネル要求検出回路１６Ｆの出力２８に基づき各通信ポー
）６Ａ〜６Ｆに対し出力０３を送出する中間アドレス生
成回路１４と、比較回路１３の出力２４の零検出を行な
う零検出回路１５と、ノードにある通信装置毎に設けら
れ且つノードアドレスレジスタ７の記憶桁数と同じ桁数
の値を記憶できるチャンネルビットレジスタ１８および
このレジスタ１８の出力に基づき非零検出を行なう非零
検出部１９を備えた複数のチャンネル要求検出回路１６
Ａ−１６Ｆと、前述した第１図のＣＰＵ３からＶジスタ
設定人力ＲＩＮによりノードアドレスレジスタ７とゲー
トウェイアドレスレジスタ８と上位メツシュレジスタ９
とチャンネル要求検出回路１６Ａ〜１６Ｆのチャンネル
ビットレジスタ１８とに任意の値を設定する手段（図示
省略）と、各チャンネル要求検２出回路１６Ａ〜１６Ｆ
における非零検出部Ｉ９の各出力および通信経路入力８
１’、１−８Ｉ６を受けで通信経路出力５０１−８（Ｊ
６とｃ　Ｐ　Ｕ　３に対する転送先不明メツセージ出力
０工　とを供給する調−贅回路１２と全備えている。

かかる通信経路決定装置２は、まずノードアト１／スレ
ジスタフに記憶された値と通信パケットの最終目的地の
７−ドのアドレスと金比収回路１３で比較する。このと
き、比較回路１３は上位メツシュ、レジスタ９の値でマ
スク゛した結果が０でなかった時にはやゲートウェイレ
ジスタ８の値から転送する通信装置を選ぶ。

一方、比較回路１３の値を・上位メッンーレジスタ９の
餉でマスクして得られた結果が０でイうる時には、通信
装置ごとに比較回路工３の出力２４をチャンネルビット
レジスタ１８のイ直でマスクし、そのマスクしまた値が
（］でな（づ゛れば送信要求を出す３゜さらに、調整回
路１２では、送信要求がＣでいる通信装（Ｐから転送、
Σせる通信装置を１つ選択８する５゜要するに、比較回
路１３の動作は、目的アドレス２０が入力されると、〕
・−ドアドレス１ノジスタ７の出力２２と目的アドレス
２０とのビットごとの排他的論理和出力２４を送出する
。尚、比較回路１３から中間′アドレス生成回路１４に
対ｐｉ：は目的アドレス２５を出力する。この比較回路
１３で比較り、た稜に非零検出回路ＩＯの出力２３がア
クア・イブになった時にｌ＜ｊｌ、ノ・−・ドアドレＪ
、１／ジスタフとゲ・−トつ１，４・イアドし・スレジ
スタ８とのど。

トごとの排他的論理和出力２４針優先回路１７等に出ツ
ノするとともに、中間１ドし・ス生成回路１４に対する
出力２５けゲ・〜　トウ、イアドレスレジスタ８の値を
出力する。

ｔ　、ｅ−１，、、Ｊ＝（ｔメツシフ：Ｌ”ジスタ９は
ｎビットのレジスタであり、その出力２６は非零検出回
路１０に入力される。非零検出回路ｊＯｅよ２つの入力
のビット毎のアンドをとり、このアンドの出力全体のオ
゛ｒを出力２３と１．２で比較ｆｉ−１１路１３に出力
°）゛る。

つまり、出力２４のうち、Ｆ位メツ５／、レジスタ９で
指定されるビットに一つでも零でなし）ものがあれば、
出力２３をアクティブにする。非零検出回路１０がアク
ア、イブを出力すると、比較回路１３はその出力信号２
４．２５を変化させる。その結果、非零検出［１路ｌＯ
の出力２３は・インアクデイプに戻るが、この変化に対
して比較回路、１３は出力２４．２５を変化させない。

ｉた、零検出回路１５け、比較回路１３の出力２４の信
号が０である時にアクアイブ状態をＣＰＵ３−＼の出力
端子０２に出力する。すなわち、自分のノード宛てのメ
ツセージを検出して、ＣＰＵ３に通知する。

埒、らに、優先ピットレジスタ１１もｎビ、１・のレジ
スタであり、優先回路１７は比較［ｉｊｉ艷１３の出力
２４と優先とッ）・レジスタ】Ｊ、の出力とのど、ト毎
のアンドをとる３、このアンド結果が零でなければプン
トの結果を、零であれば出力２４の値をその壕ま出７．
７　’７０とする。

また、チャンネル要求検出回路１６Ａ−ｉ６Ｆ’は、イ
６ｉ］ぞれｎビ、トのチャンネルビットレジスタエ８と
非零検出部１９を有するが、優先回路出力ｚ７のうち、
チャンネルビットレジスタ１６で指定されるビットに１
つでも零でないものがあれば、非零検出部■９の出力を
アクティブにし？−調整回路１２ｆＣ供給す゛る。−力
、この調整回路１２は通信ボート６Ａ、〜６Ｅの状態を
示す信号５ＩＸ＝ＳＮ５を人力し、それらの入力から、
非零検出部１９がアクティブ状態を出力し２ているチャ
ンネル會１つを選択し、そのチャンネルに接井月１てい
る通イ１」経路出力ＳＱＩ〜８０６にアクティブ状態を
出力する、１ここで、どのチャンネル要求検出回路１ｔ
ｊＡ−ｉ６Ｆの非零検出部１９も調整囲路１２に対し７
クテイブ状態を出力しない場合には、調整回路１２ｉ’
ｊ、出力端子０１からＣＰＵ３にエラ・−ヶ通知する。

一方、調整回路１２から出力５Ｏ１−８０６に７クテイ
ブが入力された非零検出部１９は優先間１１１１７の出
力２７とチャンネルビットレジスタ１８の出力とのど。

、１・毎のプント出力２８ケ中間アドレス生成回路１４
に出力する。

この中間７ドレス生成回路１４は、ノードアドレスレジ
２１り７の出ツノ２２と比較回路１３の出力２；）とチ
ャンネル要求検出回路１６Ａ−１６Ｆから出力されるア
ンド出力２８とを入力するが、この中間アドレス生成回
路１４はビット毎に２つの入力２２．２５から１つを選
んで出力するマルチプレクサであり、ｎビ、ト幅の出力
２８がその選択信号になる。それぞれのビットについて
、出力２８が１であれば比較回路出力２５の値を出力し
、出力２ＢがＯであればノードアドレスレジスタ７の出
力２２を通信ボー）６Ａ〜６Ｆへの出力端子０３へ供給
する。

第４図は第３図における比較回路図である。

第４図に示すように、この比較回路１３は複数の比較部
２９と、インバータＩＮＶｌとを有し、各比較部２９は
目的アドレス２０．設定されたゲートウェイアドレス２
１．設定されたノードアドレス２２．非零検出回路出力
２３の論理をとるＡＮＤＩ、ＡＮＤ２およびＯＲＩと、
このＯＲＩ出力とノードアドレス２２の論理をとるＡＮ
Ｄ３゜ＮＯ几ｌおよびＮ０Ｒ２とを有している。かかる
比較部２９のＯＲ１出力およびＮ０Ｒ２出力はそれぞれ
比較回路１３の出力２５および出力２４として供給され
る。

また、第５図は第３図における非零検出回路図である。

第５図に示すように、この非零検出回路１０は比較回路
１３の出力２４と上位メツシュレジスタ９の出力２６と
の論理積をとるＡＮＤ４〜ＡＮＤ６と、これらＡＮＤ４
〜ＡＮＤ６の出力の論理和をとる０凡２とを有し、いず
れかのＡＮＤゲートからの出力がアクティブになったと
きに、比較回路１３への出力２３を供給する。

第６図は同様に第３図における零検出回路図である。

第６図に示すように、かかる零検出回路１５はＮＯＲ３
ゲートを有し、比較回路１３の出力２４のどれもが０の
ときに、ＣＰＵ３に対するＯ：出力を送出する。

ここで、再び第１図乃至第３図および第１表（その工、
その２）を中心にしてメツセージの経路決定の動作を説
明する。

以下の説明では、ノードズはノードアドレスレジスタ７
の値がＸである計算機のことを表わし、またノードｌの
３桁の数字は１０ビツトの数字を１６進数で表したもの
である。ここでは、具体例として第２図（ａ）に示すノ
ード１３５が送出されたノード２５０宛てのメツセージ
が伝わる様子を説明する。

まず、第１図に示すノード１３５の通信バッファ５にメ
ツセージ及び目的アドレス２５０をＣＰＵ３が書込む。

目的アドレスはこの通信バッファ５から通信経路決定装
置２に入力される。しかるに、ノードアドレスレジスタ
７の値は１３５であるので、比較回路１３は、比較の結
果出力２４に３６５を出力する。一方、上位メッシュレ
ジスタ９に設定されている値は３ＦＯであるから、非零
検出回路ｌＯは出力２３にアクティブを出力する。

これにより、比較回路１３はノードアドレスレジスタ７
とゲートウェイアドレスレジスタ８の値を比較する。ゲ
ートウェイアドレスレジスタ８の値は１３０、ノードア
ドレスレジスタ７の値は１３５であるので、比較回路１
３の出力２４に００５が出力される。ここで、第三番目
のチャンネル要求検出回路１６Ｃのチャンネルビットレ
ジスタ１８はＯＯＦであるので、このチャンネル要求検
出回路１６Ｃの非零検出部１９から調整回路１２へのア
クセスはアクティブになる。ここで、他のチャンネルの
物は全てアクティブでないので、調整回路１２はチャン
ネル３を選択し、通信経路出力Ｓ０３をアクティブにす
る。そのため、チャンネル３のチャンネルビットレジス
タ１８は、その値ＯＯＦを非零検出出力２８に送出する
。また、比較回路１３の出力２５には１３０が出力され
る。しかも、ノードアドレスは１３５であるので、中間
アドレス生成回路１４はＣＰＵ３への出力０．に値１３
０を出力する。こうして、ノード１３５はチャンネル３
からノード１３０にメツセージを出力する。

次に、ノード１３０では同様にしてチャンネル６が選ば
れ、チャンネル６からノード１００にメ、セージが出力
される。このノード１００では比較回路１；３の最初の
出ノア２・１の１１ムか３５０、優先ビ、）・ドレス、
りＩＪけ３４０であるので、優先回路１７の出力２７に
３４０を出力する９、このフ・ｒめ、チャンネル■とチ
ャンネル５の非零検出「す１路ＩＯがアクデイプ状態を
調整回路１２ＶＣ出力する。調整回路１２で（・・」、
空いている方のチャンネルｔＮ択するが、ここではチャ
ンネル５を選択（〜たとする。そうす−ると、調整回路
１２の・ｊ信経路出力Ｓ０５がアクブ゛イブンｉ′なり
、非零検出部１９ｕ、０４０を出力２８に送出−する６
、一方、比枚回藺１３は中間ｆドし・・ス付成回路］、
・口１ｉ７２５　ＩＦを出ノＪする。−１１グこ、ノー
ド−ｒドＬ、′、Ｘ　Ｌ、’ジスタフ１．７′）１直１
１．↓】００でめ乙６′）−７、中間ｒトＶス牛成回路
１４は出力０３に＋「１１４０を出力す゛る。績、荀、
ノード１００はチャンネル５から５ノ〜　ド１４０宛て
のメッセ・−ジを送出する、。

唄に、７／−ドｌ　４０　ｉ’二８、−ｆヤンネルｌか
らノ・−ｈ”２４０−、メ、Ｈ，，＝　−シｆ送信Ｉｚ
）。甘り、ノート２．４０ｉづ１、ヂャンイ・ル３を用
いで、ノード２５０−＼、メ７．Ｉ・・〜シイｒ送信°
する１、一方、ノー　ド２５０で１づ２、比較回路工３
の出力は０００になるのＣヵ零検出回路１５は出力０３
に゛Ｔクチイブを出７Ｊ１７、ＣＰＴＪ　３にメツセー
ジの到着を知らせる。

第１表　（その１）第表（その２）第７図は本発明の第−の実施例を示す通信経路決定装置
の構成図である。

第７図にかすように、本実施例は前述（、た第の実施例
と比較（−１通イど経路決定装置２に目的アドレス７ス
クｌ、・・ジスタ；うＯおよびゲ・−トつ、イブドレス
生成回路１路３］を設０六こ４ｊが異・、（いる、。

以１・−−５、Ｌ７Ｎ−る相違点のみを説明）る９、止
す、比較回路１３の入力になっ又いｐニゲ−トウエイ７
ドレノはゲートつ１．イブドレス生成回路、（１に供給さ）′
１、目的゛アドレス２０Ｊ？よび目的アドレスマスク１
、／ジメタ３０の目的７ドレス々゛、シフ出力３２に基
３きゲ・−トウアイアドレス出力３２と１，７て比較回
路ｌ；つ（（。送出〕る。このゲー・トウ□、腎アドレ
ス生成回縮・３１０人力（弓、ｓ　Ｋ：Ｉ述しプンよう
にゲ・−・トウエイ７ドレノ、（／ラスタ８と目的”ア
ドレスマスクし・ジスタ：３Ｃ）の各出力と目的アドレ
スが人力さプする５、目的ブトレスマスクレジスタ３０
はｎビットのレジスタである７、ゲートつ、・イブドレ
ス生成回路３１　ｉ＝ｉピッｌＴ＆こ、目的７ドレスマ
スクし／ジ２゛ベタ３０がＯ″ｃ′あればゲートウェイ
アドレスレジスタ８の値を、１であれば目的アドレスＡ
ＤＯ値を選んで出力を生成するレジスタである。

第８図は第７図におけるゲートウェイアドレス生成回路
図である。

第８図に示すように、かかるゲートウェイアドレス生成
回路３１はインバータＩＮＶ２とアンドゲートＡＮＤ７
　、ＡＮＤ８およびオアゲートＯ凡を有するアドレス生
成部３４を複数個備えて構成され、各アドレス生成部３
４はゲートウェイアドレスレジスタ８の出力２１と目的
アドレスマスクレジスタ３０の出力３２および目的アド
レス２０とを入力し、ゲートウェイアドレス３３を出力
する。

次に、上述した第二の実施例における通信経路決定装置
２の動作を説明する。このとき、第７図に示した通信経
路決定装置２を用いた計算機は、前述した第２図（ａ）
　、　（ｂ）のように結合しているとする。また、各ノ
ードの通信経路決定装置２のレジスタに設定する値は、
例えば第１表（そのｌ、その２）に示すものとする。

ここで、ノード１８０がノード２４０宛てのメ、セージ
を送信したとする。このとき、ノード１８０での動作を
説明すると、目的アドレスが２４０であり、ノードアド
レスは１８０であるので、通信経路決定装置２における
比較回路１３の出力は３ＣＯとなる。また、上位メツシ
ュレジスタ９の値は３００であるので、非零検出回路ｌ
Ｏはその出力２３にアクティブを出力する。これにより
、比較回路１３はゲートウェイアドレス２１と目的アド
レス２０との比較を行なう。ここで、ゲートウェイアド
レスレジスタ８の値は１００゜目的アドレス２０は２４
０、目的アドレスマスクレジスタ３０の値は０４０であ
るので、ゲートウェイアドレス生成回路３１の出力３３
は１４０になる。そうして、チャンネル要求検出回路１
６Ｂからノード１４０にメツセージが送信される。そこ
で、ノード１４０はチャンネル要求検出回路１６Ａから
ノード２４０にメツセージを送信し、メツセージはノー
ド２４０に到着する。

結局、メツセージの経路は次の通りである。

ノード１８０→ノード１４０→ノード２４０ここで、前
述した第一の実施例での同じメツセージの経路を考えて
みると、ノード１８０のゲートウェイアドレスレジスタ
８の値は１００であるから、ノード１８０→ノード１００→ノード２００→ノード２
４０またはノード１８０→ノード１００．→ノード１４０→ノード
２４０となり、第二の実施例のほうが通過するノードの数が１
つ少なくなる。

〔発明の効果〕

以上述べたように、本発明の通信経路決定装置は、規則
的なネットワークに対する経路発生手段と、不規則なネ
ットワークに対する経路決定手段とを有し、規則的なネ
ットワークに対する経路発生手段で最終目的地に到達で
するか否かを高速に判定できるので、高性能且つ拡張の
容易なネットワークをマルチプロセッサに対して提供で
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の通信経路決定装置を用いた計算機（ノ
ード）のブロック構成図、第２図（ａ）　、　ｆｂ）は
それぞれ第１図のノードを用いたマルチプロセ、すの構
成図およびノードのシンボル説明図、第３図は本発明の
第一の実施例を示す通信経路決定装置の構成図、第４図
は第３図における比較回路図、第５図は第３図に２ける
非零検出回路図、第６図は第３図における零検出回路図
、第７図は本発明の第二の実施例を示す通信経路決定装
置の構成図、第８図は第７図におけるゲートウェイアド
レス生成回路図である。ｌ・・・・・・ノード、２・・・・・・通信経路決定装
置、３・・・・・・ＣＰＵ、４・・・・・・メモリ、５
・・・・・・通信バッファ、６Ａ〜６Ｆ・・・・・・通
信ポーと、７・−・・・ノードアドレスレジスタ、８・
°°・°°ゲートウェイアドレスレジスタ、９・・・−
・・上位メックユレジスタ、ｌＯ・・・・・・非零検出
［！」ｊ路、Ｊｌ・−・・・・優先ビ。、、トドレスタ
、１２・・・・−調整回路、１３・・・・・・比較回路
、１４−・・・・−中間アドレス生成四路、１５・−・
・・・零検出回路、１６Ａ−１，６Ｆ−”゛°゛チャン
ネル要求検出回路、１７・・・・・・優先ＩＥ路、、ｘ
ｓ°゛°°°°ブヤンネルビットレジスタ、Ｉ９・・・
・−・非零検出部、２０・・−・・・目的アドレススカ
、２１・・・・・・ゲートウアイアドレス出力、２２−
°）・−ドアドレス出力、２３・・・・−・非零検出出
力、２４．２５・−・・−・比較回路出力、２１］・−
・・・・Ｌ位メツシー、出力、２９・“パ比較部、：う
０・“−・−目的アドレスマスクレジスタ、３１・”゛
”ゲートウ、−イアド↑／ス生成回路、３２・・・−・
目的ｒトレスマスク出力、３３・°′−゛ゲ・〜・トウ
ア・イアドレス出力、３４−・・・・アドレス生成部、
Ｓ　Ｉ　、１〜５Ｉ６−・・・・・通信経路人力、８（
Ｊ＋〜、ご・］０６・・・−・通信経路出力、■０１〜
ｉ　Ｑ　６−・・−・ノード入出力端イ。。代理人　弁理士　　内　原　　　晋ｌノー１− γ′ イ５／１」Ｏ−１／Ａ／第灰Ｉ２／第房招図

Claims

【特許請求の範囲】

転送されて来る通信パケットを次に転送すべきノードに
送出するための通信装置を選択することにより任意の２
ノード間の通信を達成する通信経路決定装置において、
前記ノードの通信経路を決定するためのアドレスを記憶
するノードアドレスレジスタと、前記ノードアドレスレ
ジスタと同じ桁数の値を記憶できる上位メッシュレジス
タと、前記ノードアドレスレジスタと同じ桁数の値を記
憶できるゲートウェイアドレスレジスタと、前記ノード
の前記通信装置毎に設けられ且つ前記ノードアドレスレ
ジスタと同じ桁数の値を記憶できるチャンネルビットレ
ジスタおよび非常検出部を備えたチャンネル要求検出回
路と、前記ノードアドレスレジスタ、上位メッシュレジ
スタ、ゲートウェイアドレスレジスタおよびチャンネル
ビットレジスタにそれぞれ任意の値を設定することので
きるレジスタ値設定手段と、前記ノードアドレスレジス
タに記憶された値と通信パケットの最終目的地のノード
のアドレスとの排他的論理和を取る手段と、前記排他的
論理和の値を前記上位メッシュレジスタの値でマスクし
た結果が０でなかった時に前記ゲートウェイレジスタの
値から転送する通信装置を選択する手段と、前記排他的
論理和の値を前記上位メッシュレジスタの値でマスクし
た結果が０である時に前記通信装置ごとに前記排他的論
理和の値を前記チャンネルビットレジスタの値でマスク
し且つそのマスクした値が０でなければ送信要求を送出
する手段と、前記送信要求がでている通信装置から転送
させる通信装置を一つ選択する手段とを有することを特
徴とする通信経路決定装置。