JPH04140715A - 駆動波形生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はＬＣＳプリンタ等の光シャッタを使用する記憶
装置に係り、特に光シャッタの駆動波形を生成する駆動
波形生成装置に関する。

〔従来の技術〕

現在、光シャッタを使用する記憶装置として、例えば液
晶シャッタを使用するＬＣＳプリンタが知られている。

このＬＣＳプリンタは液晶シャッタの開閉制御を行うこ
とにより感光体に光書込みを行い、公知の電子写真プロ
セスを用いて用紙等に印字を行うものである。

上述のような記録装置において、光シャッタの駆動制御
方式としては以下の技術が知られている。

（イ）例えば、特開昭６２−２５４１２８号公報に記載
される技術である。この技術は光シャッタとして強誘電
性液晶を使用した場合であり、液晶の光透過率が印加電
圧によって異なることから電圧値の異なる数段階の電圧
を与え、透過率の階調制御を行うことによって所望の画
像濃度を得ようとするものである。そして印加する電圧
値としては、例えば１５種類の電圧値が使用されている
。

（ロ）また、他の光シャンクの駆動制御方式として同じ
く強誘電性液晶を用いた特許公開公報６２−２６２０２
９がある。この技術は強誘電性液晶（例えばカイラルス
メクチック相を示す液晶）を用いることによる高速の自
発分極を利用するものであり、高速で光シヤツクを駆動
すると共に画像のコントラスト維持の為、多値の電圧レ
ベルを有する高周波信号を印加時間幅を変えて光シャン
クに供給している。

〔従来技術の問題点］ しかしながら、上述の（イ）、（ロ）の両方式とも多値
の電圧レベルを有する駆動信号を必要とし、また−船釣
にも強誘電性液晶を使用する光シャッタの駆動は、安定
な駆動を行う為に多値電圧で且つ複雑な時間パターンを
有する駆動信号を使用するのが一般的である。この為、
必要な個数の例えばアナログ電圧源を用意しなければな
らず、装置のコストアップの原因となる。

また、固定値のアナログ電圧源を用意し、必要に応して
上記電圧源の出力を加算／′＄Ａ算処理し固定値の多値
電圧を供給する方式もある。しかし、いずれにしても得
られる電圧値は固定レベルのものであり、使用する感光
体の特性、液晶材料の特性等の違いに対応した柔軟な電
圧レベルを有する印加時間の変更容易な駆動信号を供給
することは困難である。すなわち、多（Ｉ！雷電圧複雑
な時間パターンを有する駆動信号の供給は困難である。

〔発明の目的〕

本発明は上記従来の問題点ムこ鑑み、多数の電圧源を使
用することなく、多値の電圧レベルを含む印加時間の選
択が自在な光シャッタへの駆動波形を生成する駆動波形
生成装置を提供することを目的とする。

［発明の要点］ 本発明は上記目的を達成するために、異なる波高値を有
する複数種の電圧波形信号を選択的に共通電極、又は信
号電極に印加し、両電極間に封入された液晶の光透過特
性を変化させる光シャフタの駆動波形生成装置において
、所定周期のクロック信号発生手段と、前記電圧波形信
号の波形及び波高値を定義するデジタルデータを記憶す
るメモリと、前記クロック信号発生手段のクロック信号
に応して前記メモリより前記デジタルデータを順次読み
出す読み出し手段と、該読み出し手段によって読み出さ
れたデータに従って定義された波高値のアナログ電圧信
号を発生する電圧発生手段とを備えたことを特徴とする
。

〔実　　施　　例〕

以下、本発明の実施例について図面を参照しながら詳述
する。

第２図は本発明の駆動波形生成装置の第１の実施例を説
明する図であり、本実施例は本発明の駆動波形生成装置
をＬＣＳプリンタに適用した例について説明するもので
ある。

同図において、ＬＣＳプリンタ１は矢印Ｅ方向に回転可
能な感光体ドラム２と、この感光体ドラム２の周面近傍
に順次配設された帯電器３、液晶ヘッド４、現像器５、
転写器６、クリーナ７で構成されている。尚、ＬＣＳプ
リンタ１は上記構成以外に用紙を矢印Ｆ方向に搬送する
用紙搬送機構や後述するマイクロシャッタを開閉駆動す
る為の駆動波形生成回路、ドライバー回路等を有する。

ここで、簡単にＬＣＳプリンタ１のプリント動作を説明
すると、帯電器３により一様な電荷が付与された感光体
ドラム２に後述する記録データに従った光書込みを行う
ことにより感光体ドラム２の周面に静電潜像を形成する
。この感光体ドラム２に形成された静電潜像は現像器５
によりトナー像（顕像）化され、転写器６で用紙搬送機
構を介して給紙される用紙に転写される。このようにし
て用紙に転写されたトナー像は不図示の定着ロール等に
より用紙に熱定着処理された後ＬＣＳプリンタ１の機外
に排出される。

次に、上記液晶ヘント４の内部構成を第３図に示す。液
晶ヘッド４は光伝送ロッド８、液晶シャッタセル９、結
像レンズアレイ１０、液晶シャッタ駆動回路１１、ヘッ
ドコントローラ１４等で構成されている。光伝送ロッド
８はケーシング１２内に収納され、光伝送ロッド８の上
部には不図示の拡散縞が形成されている。また、光伝送
ロンド８の下方に位置するケーシング１２の部分にはス
リット１２′が形成されている。また、液晶シャッタセ
ル９はヘンドヘース１３の凸部１３’に取り付けられ、
液晶シャンクセル９の内部には後述する多数のマイクロ
シャッタが配設されている。

また、この液晶シャッタセル９と液晶シャッタ駆動回路
１１との接続は可とう性の信号線１５で接続されている
。尚、結像レンズアレイ１０はヘンドヘース１３の隙間
部１３″に取り付けられている。

上記構成の液晶へンド４は液晶シャッタ駆動回路１１か
ら出力される駆動信号に従って、液晶ツヤツタセル９内
のマイクロう・ヤンタを選択的に開閉制御し、また不図
示の光源からの光を光伝送ロッド８の拡散縞で拡散反射
してスリット１２′を介して液晶シャッタセル９へ照射
することにより、開状態のマイクロシャッタに照射され
た光は透過し、結像レンズアレイ１０により上述の感光
体トラム２の周面に照射される。

第４図は上記液晶シャッタセル９の電極構成を説明する
図であり、第５図は液晶シャッタセル９の断面図である
。尚、第４図と第５図の関係は第４図のＧ−Ｇ’断面が
第５図のＧ−Ｇ’間の電極断面に対応する。両図に示す
ように、液晶シャッタセル９は２枚のガラス基板９ａ、
９ｂをベースに、両ガラス基板９ａ、９ｂ間に液晶剤１
８を封入して構成されている。この液晶剤１８はスメテ
ックＡ相、Ｃ相等で代表される強誘電性液晶であり、後
述するプラス／マイナス（±／−）の多値レベルの電圧
の印加により高速の自発分極を生じメモリ効果を有する
液晶剤である。尚、この液晶剤１８は封止部材１９によ
りガラス基板９ａ、９ｂ間に封止されている。

また、ガラス基板９ａの下面には共通電極１６が形成さ
れ、ガラス基板９ｂの上面には信号電極１７が形成され
ている。そして、この共通電極１６と信号電極１７の交
差対向部にマイクロシャッタＭ１〜Ｍ、（Ｍ、〜Ｍｇ　
）が形成されている。

上述の共通電極１６は１６−１〜１６−４の４本で構成
され、ガラス基板９ａの長手方向（主走査方向）に沿っ
て第４図に示す配線パターンに形成されている。この共
通電極１６−１〜１６−４は、具体的にはガラス基板９
ａの下面に形成された透明導電膜□　Ｔ　Ｏ・ｉｎｄｉ
ｕｍ−ｔｉｎ−ｏｘｉｄｅ）　　１６ａ上乙こさらに銅
（ＣＯ）、ニッケル（Ｎｉ）、金（Ａ、）等の不透明な
金属膜１６ｂを形成して構成されている。したがって、
透明導電膜１６　ａ　、、ｈに金属膜１６ｂが形成され
ていない部分が光を透過できマイクロシャッタＭ１〜Ｍ
、、の位置である。

一方、信号電極１７は多数本（例えばＡ４サイズの用紙
幅で３００ＤＰＩの記録密度の液晶ンヤンタセル９の場
合２５６０個のマイクロシャッタを必要とする為、この
場合の信号電極１７の本数は６４０本）の電極で構成さ
れ、各々の信号電極１７−１〜１７−ｎは同図に示す形
状に構成され、その端部は液晶シャッタセル９の側部へ
延設されている。この信号電極１７−１〜１７−ｎも上
記共通電極１６と同様に透明導電膜１７ａ上に所定のパ
ターンで金属膜１７ｂを形成し、金属膜１７ｂが形成さ
れていない部分が光を透過するマイクロシャッタＭ１〜
Ｍｎの位置である。

また、上述のマイクロシャッタＭ　＋〜Ｍ、（７）配設
構成は第４図に示すように、マイクロシャッタＭ、が共
通電極１６−１と信号電極１７−１との交差対向部に形
成され、マイクロシャッタＭ２が共通電極１６−３と信
号電極１７−１との交差対向部に形成され、またマイク
ロシャッタＭ３　、Ｍ４は各々共通電極１６−２と信号
電極１７−１、共通電極１６−４と信号電極１７−１と
の交差対向部に形成されている。また、マイクロシャッ
タＭ５〜Ｍ８等も同図に示す配設構成である。したがっ
て、例えば第５図に示すマイクロシャッタＭ５は共通電
極１６−１と信号電極１７−２との交差対向部に形状さ
れた光透過部であり、マイクロシャッタＭ６は共通電極
１６−３と信号電極１７−２との交差対向部に形状され
た光透過部である。そして、これらのマイクロシャッタ
Ｍ、〜Ｍ、は後述するドライブ回路及び駆動波形生成回
路（前述の液晶シャンク駆動回路１１）から出力される
駆動信号により開状態に設定される時、第５図の紙面上
力から入射する前述の光伝送口・７ド８からの光Ｈを透
過し感光体ドラム２へ光書込みを行う。

また、上述のマイクロシャッタＭ、−Ｍ、＋（７）配設
構成の場合副走査方向に対して以下の式で表される配設
間隔ＬＰを有する。

ＬＰ＝　（ｒｎ＋Ｌ／ｎ）　　・ＤＯＰ　・・・　（１
）但し、ｎは時分割数を示し、ＤＯＰは副走査方向の記
録ピッチを示し、ｍは後述する副走査方向への遅延ドツ
ト数を示し、ＬはマイクロシャッタＭ１〜Ｍ、を時分割
駆動する際に１つの信号電極が担当するマイクロシャッ
タに供給する駆動信号の出力順序を示す。尚、本実施例
では４時分割駆動を行う為ｎは“４゛であり、Ｌは１→
２→３→４→工→・・・の順に指定される。

具体的に説明すると、マイクロシャッタＭ８、Ｍｓ、Ｍ
ｑ　　・・・を基準とし、他のマイクロシャッタの副走
査方向の配設間隔は第４図に示すように、マイクロシャ
ッタＭ２　、Ｍ６　、Ｍ＋ａ・・・までの間隔ＬＰ２が
ＬＰ２＝　（２＋２／４）　・ＤＯＰであり、マイクロ
シャッタＭ３　、Ｍ７　、Ｍｚ・・・まテノ間隔ＬＰ３
がＬＰ３−（０＋１／４）・ＤＯＰであり、マイクロシ
ャッタＭａ　、Ｍ８、Ｍ１□・・・までの間隔ＬＰ４が
ＬＰ４−（２＋３／４）・ＤＯＰである。そして、１ラ
インの書込み周期をＴ８とすると、マイクロシャッタＭ
１、Ｍ５、Ｍ９　　・・・が先ず駆動した後、１　／　
４　Ｔｉ、＋経過後マイクロシャッタＭｚ　、Ｍ７　、
Ｍ＋□・・・が駆動し、その後１　／　４　Ｔｔｙ経過
後マイクロシャッタＭ２　、Ｍｂ　、Ｍ＋。・・・が駆
動し、さらに１／４Ｔｗ経過後マイクロシャ、りＭａ　
、Ｍ８、Ｍ＋ｚ・・・が駆動する構成である。

次に、上述の液晶シャッタセル９の構成に対応した回路
構成を以下に説明する。

先ず、第６図は上述の信号電極１７−１〜工フｎヘセグ
メント信号（駆動信号）を供給するドライブ回路２１を
示す。同図に示すように例えば１つのドライブ回路２１
は１２８個のドライバ２１−１〜２１−１２８で構成さ
れている。そして、個々のドライバ２Ｉ−１〜２１−１
２８の出力Ｙ〜Ｙ１□８は上述の信号電極１７−１〜１
７−ｎに接続されている。尚、前述の例の場合信号電極
１７−１〜１７−ｎは６４０本である為、上述のドライ
バー回路２１は５個必要となる。

ここで、各ドライバー回路２１を構成するドライバ２１
−１〜２１−１２８の回路は全て同一であり、具体的回
路構成を第７図（ａ）に示す。尚、同図（ａ）のドライ
バは全てのドライバ２１−１〜２１−１２８を代表しド
ライバ２１−１として示す。

ドライバ２１−ｉはシフトレジスタ制御回路２２、シフ
トレジスタ２３、デイレイ回路２４、ラッチ回路２５、
データセレクタ２６、変調回路２７で構成されている。

シフトレジスタ２３には記録データＤがクロック信号Ｃ
ＫＩに同期して入力する。シフトレジスタ２３は４個の
フリップフロップ（以下Ｆ、　　Ｆで示す）２３ａ〜２
３ｄで構成され、入力する記録データＤを順次シリアル
シフトする。このＦ、Ｆ２３ａ〜２３ｄは各々第７図（
ロ）に示す等価回路で表され、入力データを同図（Ｃ）
に示す如くＩとすればクロック信号φの立ち下がりに同
期してＸを出力する回路である。また、この回路構成は
以下にＦ、　　Ｆで示す回路が記載される場合全て同し
構成であるものとする。

シフトレジスタ制御回路２２は後述するゲート信号Ｃｚ
　、　Ｇ＋　、Ｇｚ　、百２に従ってアンドゲート（以
下ＡＮＤゲートで示す）２２ａ　〜２２ｃ及びノアゲー
ト（以下ＮＯＲゲートで示す）２２ｄ、インバータ２２
ｅを駆動し、シフトレジスタ２３のシフト制御を行う。

尚、本実施例の場合４時分割駆動を行う為後述するよう
にゲート信号ＧＧ２は共にローレベルに設定され、ＡＮ
Ｄゲート２２ａから２２ｃのなかでＡＮＤゲート２２ａ
のみオン状態となり、Ｆ、Ｆ２３ａ−＋Ｆ、Ｆ２３ｂか
ら出力される記録データＤ　！！　Ａ　Ｎ　Ｄゲート２
２ａ　−＊　Ｎ　ＯＲゲート２２ｄ→インバータ２２ｅ
を介してＦ、Ｆ２３ｃｍ＋Ｆ、Ｆ２３ｄへ出力される。

尚、２時分割駆動の場合にはゲート信号Ｇ１をローレベ
ルに設定し、ゲート信号Ｇ２をハイレベルに設定するこ
とでＡＮＤゲート２２ｂのみオン状態とし、上述のよう
に入力端子Ｃから供給される記録データＤをＡＮＤゲー
ト２２ｂ−ＮＯＲゲート２２ｄ→インバータ２２ｅを介
してＦ、Ｆ２３Ｃへ出力する。

尚、Ｆ、Ｆ２３ｄの出力は出力端子Ａから隣りのドライ
バ２１−ｊのシフトレジスタ２３へ供給される。そして
、同様に順次ドライバ２ニー１をシフトして最終段のド
ライバ２１−１の出力端子Ａから出力される記録データ
Ｄはカスケードバッファ２９（第６図参照）を介して不
図示の隣りのドライブ回路２１へ出力される。そして、
ドライブ回路２１は上述の如く複数（５個）で構成され
ており、記録データＤが例えば２５６０個入力すると１
ライン分の記録データＤが全てのドライノ＼−回路２１
のシフトレジスタ２３に供給されたことになる。

デイレイ回路２４は２段のｆ、Ｆ２４ａ、２４ｂで構成
され、上述のＦ、Ｆ２３ａ及び２３ｃから出力される記
録データＤを所定時間（所定ドツト）遅延させる。この
遅延時間は前述のマイクロシャッタＭ１〜Ｍ、、の配設
構成に関係するもので、前述の第１式のｍ（２ドツト）
に相当する。すなわち、ｆ、Ｆ２３ａ、２３ｂの２段で
デイ１フ４回路２４を構成し、後述するデイレイ信号φ
、及びφ２を順次出力することで記録データＤの出力を
交互に副走査方向に２ドツト分遅延させる。尚、ここで
ｆ、Ｆ２３ａ、２３ｂで示す回路は第７図（ｄ）に示す
等何回路で表され、入力データを同図（ｅ）に示す如く
ビとすればクロック信号φ′　１パルス出力に同期して
Ｘ′を出力する回路である。また、この回路構成は以下
にｆ、ｆで示す回路が記載される場合全て同じ構成であ
る。

ランチ回路２５はデイレイ回路２４から出力される記録
データＤ′及び上述のシフトレジスタ２３から直接出力
される記録データＤをランチ信号φ８の出力に同期して
ラッチする。このラッチ回路２５も４個のｆ、Ｆ２５ａ
　〜２５ｄで構成され、ｆ、Ｆ２５ａ、２５ｃにはデイ
レイ回路２４のｆ。

ｆ２４ｂから出力される記録データＤ′が入力し、ｒ、
ｒ２ｓｂ、２５ｄにはシフトレジスタ２３のＦ、Ｆ２３
ｂ、２３ｄから出力される記録データＤが入力する。し
たがって、ラッチ回路２５にラッチされる記録データは
上述のように２ドツト分遅延された記録データＤ′と、
遅延されない記録データＤが交互にランチされる。

データセレクタ２６は４個のアンドゲート２６ａ〜２６
ｄと、このＡＮＤゲート２６ａ　〜２６ｄの出力が供給
されるＮＯＲゲート２６ｅで構成され、上述のラッチ回
路２５にラッチされた記録データＤ、Ｄ’を後述するタ
イミング信号ＤＳＯ〜ＤＳ３に従って変調回路２７へ出
力する。例えば、タイミング信号ＤＳＯがＡＮＤゲート
２６ｄに出力された時ｆ、ｆ２５ｄにラッチされた記録
データＤがＡＮＤゲート２６ｄ、ＮＯＲゲート２６ｅを
介して変調回路２７へ出力される。また、他のタイミン
グ信号ＤＳＩ〜ＤＳ３についても同様に対応するＡＮＤ
ゲート２６ｃ　〜２６ａを介してｆ。

ｆ２５ｃ〜２５ａの出力を変調回路２７へ供給する。

上述のデータセレクタ２６の出力は具体的にはレベルシ
フタ２７′を介して変調回路２７へ供給される。変調回
路２７は変調部２７ａ、２７ｂで構成され、データセレ
クタ２６から出力される記録データＤ、Ｄ’に基づいて
マイクロシャッタＭ〜Ｍｎを駆動する為のセグメント信
号を出力する。

すなわち、個々の画像データＤ、Ｄ’　は実際には後述
するようにハイ信号、又はロー信号であり、レベルシフ
タ２７′を介することにより記録データＤ、又はＤ′が
ハイ信号の時変調部２７ａを駆動し後述するセグメント
信号ＰＴＩを出力ＹｉとしてマイクロシャッタＭｉへ供
給し、記録データＤ、又はＤ′がロー信号の時変調部２
７ｂを駆動してセグメント信号ＰＴ２を出力Ｙ１として
マイクロシャッタＭｉへ供給する。尚、セグメント信号
ＰＴＩ及びＰＴ２は後述する第１図の駆動波形生成回路
で作成される。また、このセグメント信号ＰＴＩはマイ
クロシャッタＭｉを開駆動する信号であり、セグメント
信号ＰＴ２はマイクロシャッタＭｉを閉駆動する信号で
ある。また、マイクロシャッタＭ　Ｉ−Ｍ　ｎの開閉駆
動は、実際にはこのセグメント信号ＰＴＩ、ＰＴ２と、
共通電極１６−１〜１６−４へ供給される選択信号ＣＯ
ＭＩ〜Ｃ０Ｍ４との重畳信号によって行われる。そして
、この選択信号ＣＯＭＩ〜Ｃ０Ｍ４も駆動波形生成回路
で生成される。

次に、上述のセグメント信号ＰＴＩ、ＰＴ２、選択信号
ＣＯＭＩ〜Ｃ０Ｍ４を生成する為の駆動波形生成回路に
ついて説明する。尚、この駆動波形生成回路には上述の
ゲート信号Ｇ＋　、Ｇ＋　、０２Ｇ２、デイレイ信号信
号φ９、φＺ、ラッチ信号φ８、タイミング信号ＤＳＯ
−ＤＳ３の各種制御信号を作成する為に基準となるＤＳ
Ａ信号、ＤＳＢ信号等の出力回路も含まれている。

第１図は上述の駆動波形生成回路の回路図である。同図
において、駆動波形生成回路３０はカウンタ３１、クロ
ック信号発生回路３２、メモリ３３、ラッチ３７−１〜
３７−３．３８−１〜３８４、ＤＡＣ（デジタル・アナ
ログコンバータ）３９ａ、３９ｂ、４０ａ、４０ｂ、４
１ａ、４１ｂ等で構成されている。カウンタ３１はクロ
ック信号発生回路３２から出力されるクロック信号φ２
に同期して出力が順次カウントアツプするデータ（アド
レスデータ）をメモリ３３へ出力する。尚、クロック信
号発生回路３２は水晶発振子等の発振素子（Ｏ３Ｃ）３
４から出力される基準信号を所定段分周して所定周期の
クロック信号φ１、φ２を作成する回路である。

メモリ３３は以下に示すメモリ構成の記録エリアを有し
、上述のカウンタ３１から出力されるアドレスデータ（
Ａｄｄｒ）に従って記憶されたデータがアクセスされる
。第８図（ａ）はこのメモリ３３の記憶エリアの基本構
成を示す図であり、同図（ｂ）はこの記憶エリアに具体
的に書き込まれたデータの一例を示す図である。また、
メモリ３３に記憶されるデータは前述のセグメント信号
ＰＴＩ、ＰＴ２、選択信号ＣＯＭＩ〜Ｃ０Ｍ４を生成す
る為のデータ、及び各種制御信号の作成に使用される信
号の基本データである。同図（ａ）は上述の如くメモリ
３３の基本構成であり、アドレス＋Ｏに前述のセグメン
ト信号ＰＴＩ、ＰＴ２を作成する為のデータＰＴＩ’　
　ＰＴ２’が記憶されている。メモリ３３の各記憶エリ
アは８ビツトで構成されており、下位４ピントにデータ
ＰＴ］’が記憶され、上位４ビツトにデータＰＴ２’が
記憶されている。

また、メモリ３３のアドレス＋１、±２Ｑこは選択信号
Ｃ０Ｍ１〜４を作成する為のデータＣＯＭＩ’〜Ｃ０Ｍ
４’が記憶されている。具体的にはアドレス±１の下位
４ビツトにデータＣＯＭＩ’か記憶され、上位４ビツト
にデータＣ０Ｍ２’が記憶され、アドレス＋２の下位４
ビツトにデータＣ０Ｍ３’が記憶され、上位４ピントに
データＣ０Ｍ４′が記憶されている。さらに、メモリ３
３のアドレス＋３には前述のゲート信号Ｇ＋　、Ｇ＋　
、ＧｚＧ２、デイレイ信号信号φ２、φ２等の各種制御
信号を作成する為の基本データＤＳＡ、ＤＳＢ、ＣＫ２
Ｑ、ＴＷＱ、ＲＱが記憶されている。尚、同図（１））
に示す各記憶エリア３３−１．３３−２、・・・に記憶
される具体的データの説明についてはセグメント信号Ｐ
ＴＩ、ＰＴ２等の生成動作の際行う。

上記構成のメモリ３３はカウンタ３１から出力されるア
ドレスデータに従ってアドレス＋０〜アドレス士３が順
次選択される。尚、上述のアドレス＋０は各記憶エリア
３３−１．３３−２・・・の初期アドレスの意味であり
、アドレス＋１は記憶エリア３３−１．３３−２・・・
の第２アドレスの意味であり、同様にアドレス＋２、ア
ドレス士３も記憶エリア３３−１．３３−２・・・の第
３、第４アドレスの意味である。すなわち、各記憶エリ
ア３３−１．３３−２、・・・はアドレス＋０〜アドレ
ス＋３の１フイールドのデータを各々記憶し、１フイー
ルドが４ステツプのアドレス指定で繰り返えされること
を示す。

一方、カウンタ３１から出力されるアドレスデータの中
で、下位２ビツトのデータであるアドレス信号Ａ１　と
Ａ。はメモリ３３から出力される上述のデータＰＴＩ’
　　ＰＴ２’、ＣＯＭ！’〜Ｃ０Ｍ４’が対応するラッ
チ３７−１〜３７−３、へ出力される際使用されるクロ
ック信号φ１１〜φ４の作成に用いられる。具体的には
下位２ビツトのアドレス信号Ａ、　、Ａｏがインバータ
３５ａ、３５ｂを介して、又は介さずにＡＮＤゲート３
６ａ〜３６ｄへ出力されクロック信号φ１１〜φ４１を
作成する。例えば、アドレス信号Ａ１、Ａｏが“０゛゛
０“の時ＡＮＤゲート３６ａからクロック信号φ、Ｌが
出力され（すなわち、ＡＮＤゲー１−３６　ａの出力が
ハイ信号となり）、アドレス信号ＡＡｏが°Ｏ”、”　
１　”の時ＡＮＤゲート３６ｂからクロック信号φ２Ｌ
が出力され（すなわち、ＡＮＤゲート３６ｂの出力がハ
イ信号となり）、同様にアドレス信号Ａ、＋　、Ａｏが
’　１　’　　　”　Ｏ”の時クロック信号φ３１が出
力され、アドレス信号Ａ１、Ａｎが′°１゛“１”の時
クロック信号φ４．が出力される。尚、上述のクロック
信号φ■〜φ４１の出力は前述のクロック信号発生回路
３２から出力されるクロック信号φ２がハイレベルの時
、クロック信号φ１が立ち上るタイミングで出力される
（第９図のａ１〜ａ４）。

このクロック信号φ、Ｌ〜φ３１の出力に同期してメモ
リ３３内の上述の記憶データはラッチ３７１〜３７−３
にランチされる。すなわち、メモリ３３内のアドレス＋
０が選択された場合には、メモリ３３の出力Ｄｏ＝Ｄ７
からう、チ３７−　］には選択信号ＰＴＩ、ＰＴ２を生
成する為のデータＰＴＩ’　　　ＰＴ２’かクロック信
号φＩＬの出力↓こ同期して（クロック信号φＩＬの立
ち上がりに同期して）ラッチされる（第９図のａ＋）。

このラッチ３７−１にランチされたデータＰＴＩ’、Ｐ
Ｔ２′はその後クロック信号φ２１、φ３１が出力され
た後ＡＮＤゲート３６ｄから出力されるクロ、り信号φ
４Ｌの立ち上がりに同期してランチ３８−１へ出力され
る（第９図のす、）。

また、他のデータについても同様であり、例えばデータ
ＣＯＭＩ’、Ｃ０Ｍ２’の場合にはアドレス＋１がアク
セスされ、メモリ３３の出力り。

〜Ｄ７から出力されるデータＣＯＭＩ’　、Ｃ０Ｍ２′
はクロック信号φ２．の立ち上がりに同期してラッチ３
７−２にラッチされ（第９図のａＺ）、クロック信号φ
４Ｌの出力タイミングでランチ３８−２へ出力される（
第９回のｂ２）。また、データＣ０Ｍ３’　、Ｃ０Ｍ４
’についても、クロック信号φ３Ｌの出力、及びφ４Ｌ
の出力に同期してラッチ３８−３へ出力される（第９図
のａ□、ｂ３）（尚、このようにしてラッチ３８−１〜
３８−３にランチされたデータを第９図のタイムチャー
トではＬ−ＤＡＴＡで示す）。

一方、メモリ３３のアドレス＋３が指定された時はアド
レス＋３に記憶されるデータＤＳＡ、ＤＳＢ、ＲＱ、Ｔ
ＷＱ、ＣＫ２Ｑがクロック信号φ４Ｌに同期してラッチ
３８−４にラッチされる（第９図のａ４）。したがって
、クロック信号φ４．が出力されるとラッチ３８−１〜
３Ｂ−４にはメモリ３３内の１フイールドに記憶されて
いるデータが全てラッチされることになる。

ここで、ラッチ３８−１〜３８−３にラッチされたデー
タＰＴＩ’　　　ＰＴ２’　　　ＣＯＭＩ’〜Ｃ０Ｍ４
′は以後ＤＡＣ３９ａ、３９ｂ等へ出力されるが、その
説明の前にラッチ３８−４にラッチされた上述のデータ
ＤＳＡ、ＤＳＢ、ＲＱ、ＴＷＱ、ＣＫ２Ｑについて説明
する。

ラッチ３８−４にラッチされたデータＤＳＡ、ＤＳＢ、
ＣＫ２Ｑはハ７コア４９ａ　〜４９ｃを介して後述する
第１３図の各種制御信号発生回路５０へ出力されＤＳＡ
信号、ＤＳＢ信号、ＣＫ２信号として前述のゲート信号
ｃ、　、ｃ、　、ｃ２、ｃ２等の作成に使用される。

また、上述のデータＲＱはメモリ３３内のアドレスｎ−
川の記憶エリアにのみ記憶されるデータであり（第８図
（ｂ）の■参照）、メモリ３３内に記憶されるデータが
順次読み出されアドレスｎ−１の記憶データが読み出さ
れるときのみデータＲＱがランチ３７〜４へ出力される
。そして、ラッチ３７−４の出力Ｑ７からＲＱ倍信号し
てフリソブフロンブ（以下前述のＦ、　　Ｆ及びｆ、　
　ｆとは異なるという意味でＦ、　　Ｆ’で示す）４７
ａへ出力され、Ｆ、Ｆ’　４７ａ、４７ｂで構成される
同期微分回路により、クロ・ツク信号φ１の立ち上がり
（但し、この時クロック信号φ１はインバータ４８ｂを
介してＦ、Ｆ’　４７ａ、４７ｂへ出力される為現実に
はクロック信号φ１の立ち下がり）に同期してリセ・ノ
ド信号（以下ＲＣＮ　Ｔ信号で示す）を作成し、ＡＮＤ
ゲート４８ａを介してカウンタ３１のυセント入力へ出
力する（第９図のｄ、ｅ）尚、カウンタ３１はこのＲＣ
ＮＴ信号の人力によりカウント値を”０”としくシャン
トし）、カウンタ３１は以後メモリ３３のアドレスを再
度アドレス０からアクセスする。この為、第８図（１）
）に示すようにメモリ３３内のアドレスｎ以降にデータ
が書き込まれていても以降のデータは使用されない。

また、データＴＷＱは１ライン毎の書込み同期信号を作
成する為のデータであり、ラッチ３８４からＴＷＳＸ信
号として不図示のプリンタコントローラへ出力され１ラ
イン毎のデータの書込み制御に使用される（第９図のｆ
）。

次に、上述のラッチ３８−１〜３８−３に保持されるデ
ータＰＴＩ’、ＰＴ２’　、データＣ０Ｍ１′〜Ｃ０Ｍ
４’について説明する。先ず、ラッチ３８−１の出力Ｑ
１は上述のメモリ３３の出力Ｄｏ＝Ｄ７の下位４ピント
のデータを出力し、出力Ｑ２は上位４ピントのデータを
出力する。したがって、ラッチ３８−１内に保持される
データＰＴＩ′は出力Ｑ、からＤＡＣ３９ａへ出力され
、データＰＴ２’は出力Ｑ２からＤＡＣ３９ｂへ出力さ
れる。また、他のランチ３８−２．３８−３についても
同様であり、ラッチ３８−２内に保持されるデータＣＯ
ＭＩ’　は出力Ｑ１からＤＡＣ４０ａへ出力され、デー
タＣ０Ｍ２’は出力Ｑ２からＤＡＣ４０ｂへ出力され、
ラッチ３８−３内に保持されるデータＣ０Ｍ３’は出力
Ｑ１からＤＡＣ４１ａへ出力され、データＣ０Ｍ４’は
出力Ｑ２からＤＡＣ４ｌ　ｂへ出力される。

ここで、ＤＡＣ３９ａの構成を第１Ｏ図を用いて説明す
る。尚、他のＤＡＣ３９ｂ、４０ａ、４ｏｂ、４１ａ、
４１ｂも同一構成である。ＤＡＣ３９ａはＤＡ、ＣＩＣ
４２、オペレーショナルアンプ（以下○Ｐアンプで示す
）４３、トランジスタ１１、Ｔｒ２等で構成され、供給
されるデータＰＴ１′をアナログ信号（電流出力）に変
換する。ＤＡＣＩＣ４２は抵抗Ｒ１を介して後述する安
定化電源から安定電圧ｖＲが印加され、また抵抗Ｒ２を
介して接地されている。このＤＡＣＩＣ４２、ＯＰアン
プ４３、トランジスタＴｒｌ、Ｔ、□にば、電源Ｖｃｃ
及び−ＶＥＥが供給される。

ＤＡＣＩＣ４２は上述のデータＰＴＩ’の具体的データ
であるｊ６ステノプのデジタルデータを対応する電流１
ｏに変換し、上述の抵抗Ｒ４を介して供給される安定電
圧■Ｒにより対応する電圧（ＶＡ　）としてＯＰアンプ
４３の非反転入力（＋入力）へ出力する。一方、ＯＰア
ンプ４３の反転入力（−人力）には抵抗Ｒ３を介して基
準電圧ＶＳＳ（尚、本実施例ではこの基準電圧ＶＳＳは
接地レベルである）が供給されおり、○Ｐアンプ４３及
びトランジスタＴ□、Ｔｒ２により上述の電圧ＶＡは所
定レベルに増幅されＤＡＣ３９ａの出力Ｖｏを生成する
。

尚、上述のＯＰアンプ４３、トランジスタＴ７１、Ｔｒ
２より成る増幅回路のフィードバック制御を行う帰還回
路４４は上述の増幅回路の動作の安定化を図る回路であ
り、また帰還回路４４の一部を構成する抵抗Ｒ３′と上
述の抵抗Ｒｘとの抵抗値に基づいて増幅率が決定される
。尚、上述の出力ＶＯは以下の式で表される。

Ｖｏ−（１＋Ｒ：＋’／Ｒ３）Ｖｓ　　・＋＋　　（２
）また、出力電圧■７は上述の安定電圧Ｖ、及び抵抗Ｒ
４の抵抗値を適当に選択することにより、ＶＡ夕（ＩＮ
　　／８　　）　　・ｋ・■８で表せる。ここで、Ｎは
前述のランチ３８−１からの４ビツトデータ（データＰ
ＴＩＭであり、ｋは抵抗Ｒ４等の値で決まる係数である
。

一方、上述のＤＡＣ３９ａ等に電源を供給する安定化電
＃４５．４６は第１１図に示す構成であり、シャント型
ボルテージレギュレータＤと、抵抗Ｒ５〜Ｒ７、可変抵
抗ＶＲから成る抵抗網で構成される安定化電源である。

そして、電源電圧■ＤＤを安定化し、安定電圧７尺とし
て上述のＤＡＣＩＣ４２、○Ｐアンプ４３へ出力する。

次に、前述のようにメモリ３３に第８図（′ｂ）に示し
たデータが記憶されているので、具体的にこのデータが
ＤＡＣ３９ａ、３９ｂ等に出力される場合について説明
する。先ず、メモリ３３内のアドレス「０」が指定され
ると第８１１Ｄ（ｂ）に示す如くデータＰＴＩ’はデー
タ“ｆ“（但し１６進数で示す）であり、データＰＴ２
”はデータ“′８”　（但し１６進数で示す）である。

したがって、この時ＤＡＣ３９ａに出力されるデータは
“′ｆ”であり、ＤＡＣ３９ｂへ出力されるデータは“
８“である。

この為、ＤＡＣ３９ａ内ＯＤＡ、ＣＩＣ４２にはデータ
“ｆ′が入力し、ＤＡＣＩＣ４２はデータ“ｆ′に対応
するアナログレベルの出力電圧■。

に変換される。ＤＡＣＩＣ４２へ入力するデータのレベ
ルは゛０パ〜”　ｆ　”までの１６レベルであり、した
がってこの時ＤＡＣＩＣ４２の出力■８は（３）式にお
いてＮ＝１５となり、−の最大レベルのアナログ電圧と
なる。そして、この出力電圧ｖヶはＯＰアンプ４３及び
トランジスタＴＦＩ、Ｔｒ２で増幅され、セグメント信
号ＰＴＩとして前述のドライブ回路２１の変調部２７ａ
へ出力される。

また、データＰＴ２’についてもＤＡＣ３９ｂによって
同様の処理が行われ、ＤＡＣ３９ｂ内のＤＡＣＩ　Ｃ４
２にはデータ゛８”が入力し、ＤＡＣＩＣ４２はデータ
“８゛に対応するアナログレベルに変換し、ＯＰアンプ
４３等で増幅じた後セグメント信号ＰＴ２として前述の
ドライブ回路２１の変調部２７ｂへ出力する。但し、Ｄ
ＡＣ３９ａ、３９ｂ等で変換される１６レベルの出力電
圧は一電圧〜十電圧を分割した電圧レベルであり、−ｉ
’−タ”８°゛の場合（３）式でＮ−８とするとｖＡ−
〇で、従って出力データ■ｏは０■である。

一方、データＣＯＭＩ’〜Ｃ０Ｍ４’についても同様で
あり、メモリ３３のアドレス「１」のデータＣＯＭＩ’
はデータ“３゛′であり、ＤＡＣ４０ａにより対応する
レベルの出力電圧ＶＯに変換され、またデータ“５゛で
あるデータＣ０Ｍ２”はＤＡＣ４０ｂにより対応するレ
ベルの出力電圧■ｏに変換される。そして、このように
して所定レベルの出力電圧■。に変換された出力は前述
の選択信号ＣＯＭＩ、Ｃ０Ｍ２として対応する共通電極
１６−１．１６−２へ出力される。また、データＣ０Ｍ
３’　、Ｃ０Ｍ４’　は共に°“５°′であり、このデ
ータに対応した出力電圧■。がＤＡＣ４１ａ、４１ｂで
生成され、同様に選択信号Ｃ０Ｍ３、Ｃ０Ｍ４の一部を
構成する信号として対応する共通電極１６−３．１６−
４へ出力される。

さらに、上述のＤＡＣ３９ａ、３９ｂ等でのアナログ変
換処理はメモリ３３から第２フイールド以下の（記憶エ
リア３３−２以陳の）記憶データが読み出される毎に同
様に繰り返えされる。そして、このようにしてＤＡＣ３
９ａ、３９ｂ等により変換処理が繰り返えされた結果生
成されたセグメント信号ＰＴＩ、ＦＴ２、及び選択信号
Ｃ０Ｍ１の信号波形の例を第１２図に示す。そして、同
図に示す各信号波形の９．４／−９，４，６，３／　−
６゜３．１２．６／−１２，６等の数値は上述のように
して設定された電圧■。の出力レベルである。また、こ
の出力レベルの印加期間（例えば選択期間Ｓ及び非選択
期間Ｎ内の信号印加期間Ｓ＋、Ｓｚ、ｎ＋ｎｚ）も前述
のメモリ３３に記憶されたデータに基づくものであり、
感光体ドラム２の特性や液晶剤１８の特性の違いに従っ
てデータ変更も可能である。

尚、不図示の選択信号Ｃ０Ｍ２、Ｃ０Ｍ３．００Ｍ４の
信号波形は同図に示す選択期間ＣＯＭＩの信号波形をＴ
−／４ずつずらした波形である。

すなわち、同図に示す選択信号Ｃ０Ｍ１、及び００Ｍ２
〜Ｃ０Ｍ４が出力されることにより順次共通電極１６−
１〜１６−４が選択され（尚、この時選択信号により選
択される期間が上述の選択期間Ｓであり、書込み期間Ｔ
−の他の期間が非選択期間Ｎである）、各共通電極１６
−１〜１６−４の位置に配設されたマイクロシャンクＭ
１〜Ｍ　ｆｉを４時分割駆動する。尚、同図に示すｆＨ
は高周波信号を示し、了Ｎはその反転信号を示す。また
、同図に示すＣＯＭＩ−ＰＴＩは上述の選択信号ＣＯＭ
Ｉが第５図の共通電極１６−１へ出力され、セグメント
信号ＰＴＩが信号電極１７−１〜１７−ｎへ出力された
際、共通電極１６−１と信号電極１７−１〜１７−ｎと
の交差対向部に形成されるマイクロシャンクに印加され
る重畳信号の信号波形を示し、このＣＯＭＩ−ＰＴＩが
印加されたマイクロシャッタは開制御される。また１、
同図に示すＣＯＭ　１−ＰＴ２も同様であり、共通電極
１６−１へ供給される選択信号ＣＯＭＩと信号電極１７
−１〜］７−ｎへのセグメント信号ＦＴ２が印加される
マイクロシャッタの重畳信号波形を示し、このＣ０Ｍ１
−ＰＴ２が印加されたマイクロシャッタは閉制御される
。

次に１、駆動波形生成回路３０のラッチ３８−４から第
１３図の各種制御信号発生回路へ出力された前述のＤＳ
Ａ信号、ＤＳＢ信号、ＣＫ２信号がドライバー回路２１
へ供給するデータセレクト信号ＤＳＯ〜ＤＳ３の作成、
タイミング信号φＸ、φ７、φ２、及びゲート信号Ｇ＋
　、Ｇ＋　、０２、百２を作成する動作について説明す
る。

先ス、データセレクト信号ＤＳＯ〜ＤＳ３の作成は同区
に示すデコーダ５２により行われる。このデコーダ５２
はインバータ５２ａ〜５２ｄ、ナントゲート（以下ＮＡ
ＮＤゲート）５２ｅ　〜５２ｈ、インバータ５２１〜５
２ｐで構成されている。

そして、第１４図のタイムチャートに示す如く、ＤＳＡ
信号とＤＳＢ信号が“０″　　“０パの時ＮＡＮＤゲー
ト５２ｅの出力はローレベルになる為インバータ５２】
を介してハーイ信号、すなわちデータセレクト信号ＤＳ
Ｏが前述のドライブ回路２１のＡＮＤゲート２６　ｄ　
−・出力される。また、ＤＳＡ信号とＤＳＢ信号が”１
”　　　’“０パの時ＮＡＮＤゲート５２ｆの出力はロ
ーレベルになりインバータ５２ｊを介してハイ信号、す
なわちデータセレクト信号ＤＳＩがドライブ回路２１の
ＡＮＤゲート２６ｂへ出力される。以下、同様にＤＳＡ
信号、ＤＳＢ信号が“′０““ビ°の時ＮＡＮＤゲート
５２ｇ、インバータ５２ｋを介してデータセレクト信号
ＤＳ２がＡＮＤゲーｈ２６ｃへ出力され、“１゛“１”
の時Ｎ　Ａ　Ｎ　Ｄゲート５２ｈ、インバータ５２１を
介してデータセレクト信号ＤＳ３がＡＮＤゲート２６ａ
へ出力される。尚、第９図のｇにもデータセレクト信号
ＤＳＯ−ＤＳ３とＤＳＡ信号とＤＳＢ信号との関係を示
している。

一方、ラッチ信号φＸ、デイレイ信号φ９、φＺは、ラ
ッチ／デイレイ信号作成回路５３により作成される。ラ
ッチ／デイレイ信号作成回路５３：よＦ、　　　Ｆ５３
ａ　　〜　５３ｃ、　　ＮＡＮＤ　ゲー　ト　５３　ｄ
　〜５３Ｆ、インバータ５３ｇ、５３ｈ、５３１〜５３
ｎて構成され、上述のＤＳＢ信号及びＣＫ２信号基づい
てデイレイ信号φ９、φ２及びラッチ信号φ、を作成す
る。この回路は第１５図に示す如くクロック信号ＣＫＩ
の出力に従って記録データＤがンフトレジスタ２３に１
ライン分入力した後、時間ＴＩ　＋ＴＩ　’経過後ＤＳ
Ｂ信号がハイレベルからローレベルに変わった時動作す
る回路であり、ＮＡＮＤゲート５３ｄ〜５３ｆ乙こはＤ
ＳＢ信号がローレベルに変わった時インバータ５２ｃを
介してハイ信号が人力し駆動可能状態になる。また、こ
の時Ｆ、Ｆ５３ａの出力ＸはＤＳＢ信号がハイレベルの
時設定されたハイ信号をＮＡＮＤゲート５３ｄ−出力し
、ＣＫ２信号の立ち下がりに同期して（ＣＫ２信号はイ
ンバータ５３ｐを介してＮＡＮＤゲー）５３ｄへ出力さ
れる為実際にはＣＫ２信号の立ち上がりに同期して）Ｎ
ＡＮＤゲート５３ｄの３つの入力は全てハイレベルとな
り、インバータ５３ｉ→５３ｊを介してランチ信号φＸ
が前述のラッチ回路２５へ出力される（第１５図のａ）
。また、Ｆ、Ｆ５３ａから出力されるハイ信号は上述の
ＮＡＮＤゲート５３ｄへ出力されると共にＦ、Ｆ５３ｂ
にも出力されており、次のＣＫ２信号の立ち下がりに同
期してＮＡＮＤゲート５３ｅの４つの入力がハイレベル
となりＮＡＮＤゲーｈ　５３　ｅからインバータ５３に
→５３ｎを介してデイレイ信号φ、をデイレイ回路２４
へ出力する（第１５図のｂ）。さらに上述と同様、ＦＦ
５３ｂから出力されるハイ信号は上述の、ＡＮＤゲート
５３ｅへ出力されると共にＦ、Ｆ５３ｃにも出力される
為、さらに次のＣＫ２信号の立ち下がりに同期してＮＡ
ＮＤゲート５３ｆからインバータ５３ｍ→５３ｎを介し
てデイレイ信号φＺをデイレイ回路２４へ出力する（第
１５図のＣ）。

尚、上述のＣＫ２信号は前述の如くメモリ３３に記憶さ
れたデータＣＫ２Ｑに基づいてラッチ３８−４の出力Ｑ
５から供給されたものである。

また、ゲート信号Ｇ＋　、Ｕ＋　、Ｇ２　、て２は上述
のＦ、Ｆ５３ｂの出力が入力するＦ、Ｆ５４ａと、Ｆ、
Ｆ５３ｃの出力が入力するＦ、Ｆ５４ｂと、インバータ
５４ｃ〜５４ｆで構成されるゲート信号作成回路５４で
作成され、例えば前述のように４時分割駆動の場合には
ゲート信号Ｇ、　、Ｇ２を共にローレベルとする信号を
作成する。

以上のようにして作成されるデイレイ信号φ７、φＺ、
ラッチ信号φＸ、データセレクト信号ＤＳＯ〜Ｄ５３等
を使用して前述のセグメント信号ＰＴ１、ＰＴ２を選択
する処理は以下のように行う。

先ず、記録データＤは本実施例に適用するＬＣＳプリン
タ１に接続された不図示のホストａ器から供給され、不
図示のインターフェイスコントローラにより所定のデー
タに変換されたドツトデータである。したがって、具体
的にはハイ信号、又はロー信号で構成されている。この
記録データＤは第６図に示すドライバ２１−１２８のシ
フトレジスタ２３へ供給される。そし７て、順次入力す
る記録データＤは各ドライバ２１ｉが４個のデータを保
持する為５個目の記録データＤが入力すると既にドライ
バ２ｉ１２８に保持されている最初の記録データＤをド
ライバ２１−１２７へ出力する。

尚、上述の記録データＤの入力処理は第６回に示ずイン
バータ５５ａ、５５ｂを介して人力するクロック信号Ｃ
ＫＩに同期して行われる。そして、例えば前述の如＜Ａ
４サイズの用紙に３００ＤＰＩで印字を行・う液晶シャ
ッタセル９の場合には２５６０パルスのクロック信号Ｃ
ＫＩに同期して全てのドライブ回路２１内のシフトレジ
スタ２３に記録データＤが取り込まれる。この状態を示
すタイムチャートが第１６図である。すなわち、前述の
ＴＷＳＸ信号が出力された後（ローレベルになった後）
、任意の１８時間後にクロック信号ＣＫ１が供給され記
録データをシフトレジスタ２３に入力し、７個（例えば
２５６０個）の記録データＤの人力が完了すると例えば
１９時間後にＴＷＳＸ信号の出力が停止しくハイレベル
となり）、この人力処理によりシフトレジスタ２３には
１ラインの記録データＤの人力が完了する。尚、同図に
示す記録データｄはドライバー回路２１へ記録データが
出力されるタイミングを示し、記録データＤはシフトレ
ジスタ２３内に取り込まれた記録データを示す。

シフトレジスタ２３への記録データＤの人力処理が完了
すると、そのＴ＋　＋Ｔ＋　’時間後の期間Ｔ７の間（
尚、時間ＴＩ　’は前述のゲート信号ＧＩＧ＋　、Ｇ２
　、Ｇｚ　作成ＦＪＩ間ヲ示ｔ）　、前述（７）Ｄ　Ｓ
Ｂ倍信号ローレベルになる為、以後第１５図で説明した
如（ラッチ信号φＸ、デイレイ信号φ９、φ２が順次ド
ライバー回路２１へ出力される。すなわち、第１５図に
示す期間Ｔ２１の間に上述の如くラッチ信号φ８がラッ
チ回路２５の各Ｆ、Ｆ２５ａ〜２５ｄへ出力され、ｆ、
Ｆ２４ｂ及びＦ。

Ｆ２３ｂ、２３ｄに保持されている記録データＤ、Ｄ′
をラッチすることにより記録データＤ、Ｄ’をデータセ
レクタ２６へ出力する。また、デイレイ信号φアは次の
期間Ｔ２２の間デイレイ回路２４のｆ、Ｆ２４ｂへ出力
されｆ、ｆ２４ａ内の記録データＤをｆ、Ｆ２４ｂに取
り込む。さらに、デイレイ信号φ２が次の期間Ｔ２３の
間ｆ、ｆ２４ａへ出力されることによりＦ、Ｆ２３ａ、
２３ｃ内の記録データＤをｆ、Ｆ２４ａに取り込む。す
なわち、デイレイ回路２４の上記動作によりシフＩ・レ
ジスタ２３に入力している記録データＤを１個おきに２
ドツト分の遅延処理が行う。

また、ランチ回路２５からデータセレクタ２６へ出力さ
れた記録データＤ、Ｄ’はデータセレクト信号ＤＳＯ〜
ＤＳ３の出力に従って順次選択され、変調部２７ａ１又
は変調部２７ｂにより前述のセグメント信号ＰＴ１、又
はＰＴ２に変換されて信号電極１７−１〜１７−４へ出
力される。したがって、例えばｆ、Ｆ２５ａから出力さ
れる記録データＤはＡＮＤゲート２６ｄ−＋ＮＯＲゲー
）−２６ｅ→レヘルシフタ２７′→変ＳＭ　部２７　ａ
、又は変調部２７ｂを介して信号電極１７−１へ出力さ
れ、この時共通電極１６−１へ出力される前述のＤＡＣ
４０ａからの選択信号ＣＯＭＩとの重畳信号によりマイ
クロシャッタＭ１を開、又は閉駆動する。また、ｆ、Ｆ
２５ｂから出力される記録データＤは同じ＜ＡＮＤゲー
ト２６ｂ等を介して信号電極１７−１へ出力され、この
時共通電極１６−２へ出力される前述のＤＡＣ４０ｂか
らの選択信号Ｃ０Ｍ２との重畳信号によりマイクロシャ
ッタＭ３を開、又は閉駆動する。さらに、ｆ、　　ｆ２
５ｃ、２５ａから出力される記録データＤ′も同様にし
てＡＮＤゲート２６ｃ等を介して信号電極１７−１へ出
力され、共通電極１６−３へ出力されるＤＡＣ４１ａの
選択信号Ｃ０Ｍ３、又は共通電極１６−４へ出力される
ＤＡＣ４１ｂの選択信号Ｃ０Ｍ４との重畳信号によりマ
イクロシャッタＭ２　、Ｍ４を開／閉駆動する。そして
、この時マイクロシャッタＭ］とＭ２及びＭ３とＭ４は
第４図に示す如く千鳥状にずれて配設されているが、上
述の如くマイクロシャッタＭＩ、ＭｌとＭ２、Ｍ４とを
駆動する為の記録データＤとＤ′は上述のデイレイ回路
２４により２ドツト分遅延されたデータであるのでマイ
クロシャッタＭ１〜Ｍ４を開／閉制御し感光体ドラム２
へ照射される光書込みデータ（静ｆｉｌ像）は各ライン
の記録データ゛Ｄに従ったものとなる。

以上のように、本実施例はメモリ３３に記憶されたデー
タＰＴＩ’、ＰＴ２’、ＣＯＭＩ’〜Ｃ○Ｍ４’をＤＡ
Ｃ３９ａ、４０ａ、４１ａ等に読み出し、ＤＡＣ３９ａ
、４０ａ、４１ａ等で対応するデータ値から複数のアナ
ログ電圧に変換しセグメント信号ＰＴＩ、ＰＴ２、選択
信号ＣＯＭＩ〜ＣＯＭ　４を生成するものである。この
ようにして生成したセグメント信号ＰＴＩ、ＰＴ２等に
よりマイクロシャッタＭ１〜Ｍ０を開／閉制御すること
により、極めて少ない電源で液晶シャッタの駆動信号を
生成できる。また、上述のような構成で液晶シャンクの
駆動信号を生成できれば、例え感光体ドラム２の特性変
更や液晶剤の変更等がＬＣＳプリンタ１の機種毎に行わ
れたとしても、メモリ３３のデータを変更するだけで対
応でき極めて容易で且つ柔軟性のある駆動波形の生成を
行うことができる。

尚、第８図（１））に示す如く本実施例のメモリ３３の
未使用領域（アドレス「ｎ」以降）にはデータＲＱとし
て“１”が書き込まれており、誤ってアドレス−ｎ↓１
」以降が読み出されたとじてもデータＲＱが読み出され
ることによりカウンタ３１を初期設定できるように構成
されている。

次に、本発明の第２の実施例を説明する。第１７図は第
２の実施例の駆動波形生成装置の回路図である。

同図において、前述の第１の実施例で使用した第１図と
同一回路には同一番号を付して構成上の説明を省略する
。第１７回において、第１図と異なる構成はメモリ３３
′の記憶エリアが第１８図（ａ）に示すように、基本的
に１フイールドがアドレス＋０、＋１の記憶エリアで構
成され、アドレス↓○に記憶されるデータＰＴＩ’、Ｐ
Ｔ２’が前述の実施例では４ビツト構成であったが本実
施例では３ビツト構成であること、及び選択信号００Ｍ
１等を作成するデータがアドレス＋１に記憶されたデー
タＣＯＭ−ＮとＣ０Ｍ−３の２種類であること、前述の
ＤＳＡ信号、ＤＳＢ信号、ＣＫ２信号等を作成するデー
タが書き込まれていないことである。また、回路構成上
具なる箇所は、上述のデータＤＳＡ、、ＤＳＢ、ＣＫ２
Ｑがメモリ３３′に含まれていない為駆動波形生成回路
３０′内にＤＳＡ信号、ＤＳＢ信号、ＣＫ２信号等を作
成する為の回路が設けられていることである。

先ず、カウンタ３１は前述の実施例と同様クロック信号
発生回路３２から出力されるクロック信号φ２に従って
カウントア・ノブされ、メモリ３３′内のアドレスを指
定すべくアドレスデータを出力する。また、この時アド
レスデータの最下位ピントであるアドレス信号ＡＯがＡ
ＮＤゲート６１ｂ、又はインバータ６０を介してＡＮＤ
ゲート６１ａへ出力され制御信号φ１Ｌ及びφ２１を作
成する。

そして、第１８図（ｂ）に具体的に示すメモリ３３′内
のデータＰＴＩ’　、ＰＴ２’が、例えばアドレス「０
」の指定に従って出力されると、クロック信号φＩＬの
出力に同期してランチ３７−１にデータＰＴＩ’　、Ｐ
Ｔ２’　　（”７″　　“４”）がラッチされ、さらに
クロック信号φ２Ｌの出力に同期してランチ３８−１を
介してＤＡＣ３９ａ、３９ｂへ供給される（第１９図の
ａ１〜ａ３）。ＤＡＣ３９ａ、３９ｂの構成は前述の第
１０図と同様であり、入力するデータＩ＋　７　＋＋、
又は“４゛に基づいてアナログ変換され対応するレベル
の出力電圧■ｏとして前述の変調回路２７へ供給される
。尚、本実施例ではデータＰＴＩ’、ＰＴ２’は３ビツ
トのデータである為、ＤＡＣ３９ａ、３９ｂから出力さ
れる電圧■。は８レヘルのなかで、入力データ値に対応
した電圧である。したがって、上述のデータ“′７′”
は−の最大レベルの出力電圧Ｖ。

であり、データ“４”は出力電圧■ｏがＯ■に対応する
ものである。したがって、以後順次出力されるメモリ３
３′内のデータＰＴＩ’、ＰＴ２’に従って生成される
セグメント信号ＰＴＩ、ＰＴ２は前述の実施例で生成さ
れた第１２図に示す信号波形と近領したものとなる。

一方、選択信号ＣＯＭＩ〜Ｃ０Ｍ８の作成は以下のよう
にして行われる。先ず、カウンタ３１により例えばメモ
リ３３′のアドレス「１」が選択されると、データＣＯ
Ｍ−Ｎ及びＣ０Ｍ−５がデータセレクタ６２−１〜６２
−８へ出力される。

ここで、データセレクタ６２−１〜６２−８はメモリ３
３′から出力されるデータの下位４ヒントを入力する入
力Ａと、上位４ピントのデータを入力する入力Ｂとを有
する。また１、各データセレクタ６２−１〜６２−８に
は供給されるデータＣ○Ｍ−Ｎ、Ｃ０Ｍ−３のいずれを
ランチ６３−１〜６３−８へ出力するか選択するセレク
［３号Ｓ〜Ｓ８がセレクト信号出力回路６４から出力さ
れている。このセレクト信号出力回路６４はセレクト信
号出力回路６４へ入力する３ビツトの信号（以下ＤＴＹ
ＣＮＴ信号で示す）から上記セレクト信号を作成する。

例えば、セレクト信号Ｓ１がロー信号の時データセレク
タ６２−１は入力Ａに供給されるデータＣ０Ｍ−３をラ
ッチ６３−１へ出力し、ハイ信号の時入力Ｂに供給され
るデータＣＯＭ−Ｎをラッチ６３−１へ出力する。他の
データセレクタ６２−２〜６２−８についても同様にセ
レクト信号３２〜Ｓ８で制御され、したがってデータセ
レクタ６２−１〜６２−８に所定のタイミングでハイレ
ベル／ローレベルが９Ｊすｍるセレクト信号を出力する
ことＱこよりランチ６３−１〜６３−８を介してＤＡＣ
６５−１〜６５−８へ出力されるデータは、例えばＴ　
Ｗ　／　４の間Ｃ０Ｍ５であり、３Ｔ、／４の間ＣＯＭ
−Ｎであるデータとすることができる。尚、この時ＤＡ
Ｃ６５１〜６５−８へのデータＣＯＭ−Ｎ、Ｃ０Ｍ５の
出力は上述のクロック信号φＬ１、φＬ２に基づいて行
われる（第１９図のｂ＋〜ｂ３）。ここで、ＤＡＣ６５
−１〜６５−８の構成は前述の第１０図と同しであり、
従って上述のＣ０Ｍ−３，Ｃ０Ｍ−Ｎの値（例えば上述
の如くメモリ３３′のアドレス「１」が指定されたなら
ばデータ“３゛、′５”）に対応するレベルの出力電圧
Ｖ。が生成される。このようにしてＤＡＣ６５−１〜６
５８から出力される信号は選択信号ＣＯＭＩ〜Ｃ○Ｍ８
となる。但し、本実施例では４時分割駆動の例について
説明している為、選択信号としては前述と同様ＣＯＭＩ
〜Ｃ０Ｍ４のみ使用され、対応する共通電極１６−１〜
１６−４へ出力される。

次に、メモリ３３′のアドレスｎ−１にはデータＲＱと
して第１８図（ｂ）の■に示す如くパ１“が書き込まれ
ている為、アドレスｍ−１が指定された時はデータＰＴ
Ｉ’、ＰＴ２’が出力されると共にデータ“１”も出力
され、ラッチ３８−１の出力Ｑ８からＲＱ倍信号して前
述と同様Ｆ、Ｆ’４７ａ、４７　ｂ、ＮＡＮＤゲート４
８ａを介してカウンタ３１へ出力され、カウンタ３１を
リセットする（第１９図のＣ）。したがって、本実施例
ではメモリ３３′内のアドレスｍ＋１以降のデータは使
用しない。

一方、本実施例では上述したように、メモリ３３′の記
憶エリアにはデータＤＳＡ、ＤＳＢ等のデータが記憶さ
れていない為、上述の如＜ＤＳＡ信号、ＤＳＢ信号、Ｃ
Ｋ２信号等を作成する回路が設けられている。先ず、Ｄ
ＳＡ信号、ＤＳＢ信号を作成する回路は同期リセット人
力Ｒを持つカウンタ６６、ランチ６８である。カウンタ
６６は上述の３ビツトのＤＴＹＣＮＴ信号を出力する。

尚、本実施例では４分割駆動について説明している為、
このＤＴＹＣＮＴ信号は出力“Ｏ″〜°″３′を繰り返
す。すなわち、ＤＴＹＣＮＴ信号はカウンタ６６へリセ
ット信号が供給される毎にカウントア・ツブするデータ
であり、具体的にはカウンタ６６の出力Ａ、Ｂ、Ｃから
出力されるＤＴＹＣＮＴ信号は’０００”　　　”００
１”　　”０１０”“’０１１’を繰り返す信号である
（第１９図のｄＩ〜ｄａ）。したがって、ランチ６８及
び対応するバッファ６９−１．６９−２を介して出力さ
れるＤＳＡ信号、ＤＳＢ信号は上述のＡ、Ｂ出力に対応
したハイレベル／ローレベルを繰り返す信号として作成
される（第１９図のｅｏ−Ｇ３）。また、このＤＳＡ信
号、ＤＳＢ信号はラッチ６８を介して出力される為、Ｄ
ＴＹＣＮＴ信号の出力より１クロック信号φ【、２公理
れて出力される（第１９図のｆ）。また、このＤＳＡ信
号、ＤＳＢ信号の出力タイミングは前述の第１の実施例
と同様であり、以後第１３図に示した各種制御信号発生
回路５０へ出力されＣＫ２信号と共にデータセレクト信
号ＤＳＯ〜Ｄ３３等の作成に供される。

次に、ＴＷＳχ信号の作成について説明する。

このＴＷＳＸ信号の作成は上述のカウンタ６６とコンパ
レータ６７、Ｆ、Ｆ’７０により作成される。すなわち
、コンパレータ６７に上述のカウンタ６６の出力ＤＴＹ
ＣＮＴ信号を出力すると共に、コンパレータ６７の他方
の入力から不図示のディツブスイッチ等により設定され
たデータ（ＣＭＰ（Ｄ））、例えば“０１１”を供給す
ることによりＤＴＹＣＮＴ信号の４出力毎に１回一致信
号（以下ＴＷＱ信号で示す）がＦ、Ｆ’　７０へ出力さ
れ、さらにこのＴＷＱ信号の出力に同期してＦ。

Ｆ′７０からＴＷＳＸ信号として取り出すものである（
第１９図のｇ）。尚、ＴＷＳＸ信号はＦ。

Ｆ′７０を介して出力される為、ＴＷＱ信号に対して１
クロック信号φＬ２分遅れて出力される（第１９図のｇ
’）。このＴＷＳＸ信号も前述の第１の実施例と同様、
書込み同期信号として使用される。

次に、ＣＫ２信号の作成について説明する。ＣＫ２信号
は上述のＴＷＱ信号が供給されるＦ、Ｆ’７１、クロッ
ク信号φ２が供給されるカウンタ７２、及びＯＲゲート
７３、Ｆ、Ｆ’７４、インバータ７５で構成されている
。Ｆ、Ｆ’７１は上述のＴＷＱ信号が供給された後、前
述のカウンタ３１をリセットするＲＣＮＴ信号がＣＫ端
子に入力するとＣＫ２Ｑ信号をカウンタ７２及びＯＲゲ
ート７３へ出力する（第１９図のｈ）。この為、その後
ＯＲゲート７３へクロンク信号φ２が入力する毎にＯＲ
ゲート７３を介してＣＫ２Ｓ信号をＦ。

Ｆ′７４へ供給しく第１９図のｉ）、以後Ｆ、　　Ｆ７
４へ供給されるクロンク信号φＩに同期してＣＫ２信号
がバッファ７６を介して前述の各種制御信号発生回路５
０へ出力される（第１９図のｉ’）尚、上述のカウンタ
７２には予めデータ値として“１１°゛　（但しこの場
合１０進数）がプリセントされており、上述のＣＫ２Ｑ
信号の入力により以後クロック信号φ２の人力を“１５
“までカウントするとカウントアツプし、インバータ７
５を介してＦ、Ｆ’７１へＣＫ２ＣＹ信号（リセット信
号）を出力する（第１９図のＬｊ’）。この為、以後Ｆ
、Ｆ’７１からのＣＫ２Ｑ信号の出力は停止され、した
がってＣＫ２信号の出力は上述のカウンタ７２が”　１
２　”　〜”　１５　”まで４カウントする間、前述の
各種制御信号発生回路５０へ４パルス８力される（第１
９図のｋ）。

以上のようにして作成されたＤＳＡ信号、ＤＳＢ信号、
ＣＫ２信号は各々前述の第１３図に示す各種制御信号発
生回路５０へ出力され第１の実施例と同様にドライブ回
路２１を制御する為のゲート信号Ｇ１、σ電、Ｇ２、否
２、データセレクト信号ＤＳＯ−ＤＳ３、デイレイ信号
φ２、φＺ、ラッチ信号φＸの作成に使用される。

以上のように、本実施例はメモリ３３′に記憶するデー
タを少なくした場合でも前述の実施例と同様に、メモリ
３３′に記憶されたデータに基づいてマイクロシャッタ
Ｍ１〜Ｍ、ｌを駆動する為のセグメント信号ＰＴＩ、Ｐ
Ｔ２、選択信号Ｃ０Ｍ１〜Ｃ０Ｍ４を生成でき、しかも
生成された駆動信号は電圧レベル等を液晶剤等の特性に
よって柔軟に変更できるものである。

また、本実施例によれば前述の第１の実施例に比べて、
メモリ３３′の容量を小さくでき、回路の小型化、装置
のコストダウンを図ることができる。

さらに、第１の実施例と同様にメモリ３３′のアドレス
’ｍ＋ｌ」以降にもデータＲＱとして“′１′をセット
している為何らかの原因によりアドレスｒｍ＋　Ｉ　Ｊ
以降が読み出されたとしてもカウンタ３１を直ちに初期
設定できる。

次に、本発明の第３の実施例についで説明する。

第２０図は第３の実施例を説明する駆動波形ヶ成回路の
回路図である。同図において、前述の第１図、又は第１
７図と同一回路には同一番号を付して構成上の説明を省
略する。第２０図において、第１図、第１７図と異なる
構成はメモリ３３″の記憶エリアが第２１図（ａ）に示
すように、基本的にアドレス＋Ｏの繰り返しで構成され
ていること、すなわち１フイールド１アドレスで構成さ
れていることである。そして、各アドレスに記憶される
データが各々２ビツト構成のデータＰＴＩ’　　　ＰＴ
２′、データＣＯＭ−Ｎ、Ｃ０Ｍ−３よりなることであ
る。また、本実施例Ｑこ使用するメモリ３３″は制御デ
ータを一際記憶しておらず、例えば上述の第２の実施例
では記憶していたデータＲＱも記憶していないことであ
る。

先ず、本実施例において各回路に供給するクロック信号
の出力について説明する。同図に示すクロック信号φは
不図示のクロック信号発生回路から出力され、インバー
タ７８を介してクロック信号φＢが同図に示す各回路に
供給され、さらにインバータ７９を介してクロック信号
φＢが同様に同図に示す各回路に供給される。したがっ
て、後述の第２２図に示すクロック信号φの出力タイミ
ングはφ６に対応するものであり、クロック信号φ８が
供給される各回路はクロック信号φに対して立ち上がり
／立ち下がりの反転した信号となる。

次に、カウンタ３１′について説明する。本実施例では
上述のようにデータＲＱがメモリ３３″に記憶されてい
ない為、データＲＱに基づかないでプリセットできるカ
ウンタを使用する。具体的にはカウントアンプブイ直が
“ｍ゛であるカウンタを使用し、カウント値が“ｍ“に
達するとｍａｙ信号をＦ、Ｆ”８０−・出力しクロック
信号φ３の立ち上がりでバッファされ（第２２図のａ）
、次のクロック信号φＢの立ち上がりでＬｍａｘ信号を
カウンタ３１′へ出力する（第２２図のｂ）。このカウ
ンタ３１′には予めプリセット値！がセットされており
、Ｌｍａｘ信号の入力により（ＬＭＡＸ信号出力により
）上述のプリセット値！がセットされる。したがって、
例えばメモリ３３″内の記憶エリアに第２１１１ｇ（ｂ
）に示すデータが記憶されているがプリセント値ｐを不
図示のディンプスインチ等で設定することにより、同図
ら）に示す如くアドレス「１」〜ＩＪ−１」までのデー
タは使用されない。

一方、セレクト信号Ｓ、〜ｓｇ　、ＤＳＡ信号、ＤＳＢ
信号の作成は以下のように行われる。すなわち、上述の
カウンタ３１′から出力されるｍａｘ　信号はカウンタ
６６のイネーブル入力、及びＮＡＮＤゲート８１へも出
力され、ＮＡＮＤゲート８１へのｍａＸ信号の出力が終
了し、且つコンパレータ６７からＮＡＮＤゲート８１へ
出力されるＴＷＱ信号の出力が終了した時カウンタ６６
はリセット（出力゛０“）される（第２２図のＣ）。

そして、カウンタ６６のカウントアツプはイネーブル入
力にｍａｘ信号が入力している時、クロック信号７Ｂの
立ち上がりに同期して行われ（第２２図のｄ）、上述の
ようにしてカウントアツプするカウンタ６６からのＤＴ
ＹＣＮＴ信号はデータセレクタ６４へ出力され前述の第
２の実施例と同様にセレクト信号３１〜Ｓ８の作成に使
用される。

また、ＤＳＡ信号、ＤＳＢ信号の作成もこのＤＴＹＣＮ
Ｔ信号を使用して前述の第１の実施例で説明した如く作
成される。

次に、ＣＫ２信号の作成については、上述のＮＡＮＤゲ
ート８１に入力するｍａｙ信号及びＴＷＱ信号が共にハ
イレベルになった時インバータ８２を介してＪＫＦ、Ｆ
１ａにハイ信号が供給され、この間クロック信号φＢの
立ち下がりに同期してＪＫＦ、Ｆ１ａからＣＫ２Ｑ信号
を出力する（第２２図のｅ）。その後、前述説明した第
２の実施例と同様にしてＮＡＮＤゲート８４によりクロ
・ンク信号１Ｂの出力に同期して、ＣＫ２信号をノ＼ノ
コア８５を介して出力する（第２２図のｆ）。また、Ｃ
Ｋ２信号のリセットはカウンタ７２が前述の実施例と同
様に所定個（４個）のクロック信号７Ｒの入力をカウン
トするとＣＫ２ＣＹ信号をインバータ８６を介してＪＫ
Ｆ、Ｆ８３へ出力することにより行われる（第２２図の
ｇ）。尚、この間出力されるＣＫ２信号は前述の第１３
図の各種制御信号発生回路５０に出力され、う・ソチ信
号φ８デイレイ信号φ９、φ２等の作成に使用されるこ
とは勿論である。

また、書込み同期信号ＴＷＳＸは、第２の実施例と同様
にＴＷＱ信号の出力をＦ、Ｆ’　７０へ供給し、クロッ
ク信号φＢに同期して出力される（第２２図のｈ）。

一方、本実施例の場合には２ピントでメモリ３３″内の
データが構成されている為、前述の実施例と同様にメモ
リ３３”からデータＰＴ１′、ＰＴ２’がランチ３７−
１を介してＤＡＣ３９ａ、３９ｂに供給され、ＤＡＣ３
９ａ、３９ｂでアナログ電圧に変換された電圧■ｏは最
大４レヘルである。また、同様にデータセレクタ６２−
１〜６２−８、ランチ６３−１〜６３−８を介してＤＡ
Ｃ６５−１〜６５−８へ供給されるデータＣＯＭＮ、Ｃ
０Ｍ−３についても２ビツトデータであるので、ＤＡＣ
６５−１〜６５−８により４レベルの出力電圧ｖｏに変
換される。

例えば、第２１図（ｂ）に示すデータはメモリ３３“に
書き込まれたデータの具体例であり、アドレス「０」の
データＰＴＩ’は“′３”であり、データＰＴ２’は“
１゛である。したがって、上述のデータがラッチ３７−
１を介してＤＡＣ３９ａ、３９ｂに出力されると、ＤＡ
Ｃ３９ａ、３９ｂは各々供給されたデータ値に対応する
電圧レベルの出力電圧■。を出力する。また、メモリ３
３″に記憶されているデータＣＯＭ−Ｎ、Ｃ０Ｍ−３に
ついても同様であり、データセレクタ６２−１〜６２−
４、ラッチ６３−１〜６３−４を介してＤＡＣ６５−１
〜６５−４へ出力されたデータは、ＤＡＣ６５−１〜６
５−４により供給されたデータ値に対応する電圧レベル
の出力電圧■。に変換される。

そして、上述のＤＡＣ３９ａ、３９ｂ、６５１〜６５−
８がメモリ３３″から読み出されるデータＱこ対して同
様のアナログ変換処理を繰り返すことにより、セグメン
ト信号ＰＴＩ、ＰＴ２、選択信号ＣＯＭＩ〜Ｃ０Ｍ４が
生成される。このようにして生成されたセグメント信号
ＰＴＩ、ＰＴ２は前述と同様ドライバー回路２１の変調
回路２７へ出力され、選択信号Ｃ０Ｍ１〜Ｃ０Ｍ４は各
々対応する共通電極１６−１〜１６−４へ出力される。

尚、本実施例においても選択信号はＣＯＭＩからＣ０Ｍ
８まで出力可能であるが、液晶シャッタセル９の構成が
４時分割駆動である為選択信号ＣＯＭＩ〜Ｃ０Ｍ４まで
の出力に限定して説明した。

したがって、液晶シャッタセル９の構成を例えば８時分
割まで可能とすることにより、第２０図の駆動波形生成
回路３０″を使用して液晶シャッタの８時分割駆動まで
可能である。

以上のように、本実施例はメモリ３３″に記憶するデー
タをさらに少なくした場合で、２ビツト構成のデータＰ
ＴＩ’　、ＰＴ２’　、ＣＯＭ−Ｎ、Ｃ０Ｍ−３を使用
しても前述の実施例と同様に、メモリ３３“に記憶され
たデータに基づいてマイクロシャンクＭ１〜Ｍｎを駆動
する為のセグメント信号ＰＴＩ、ＰＴ２、選択信号ＣＯ
ＭＩ〜Ｃ０Ｍ４を生成でき、しかも生成された駆動信号
は電圧レベル等を液晶剤等の特性によって柔軟に変更で
きるものである。

また、本実施例によれば前述の第１、第２の実施例に比
べて、さらにメモリ３３″の容量を小さくでき、回路の
小型化、装置のコストダウンを図ることができる。

また、本実施例においてはメモリ３３′の未使用領域（
アドレス「１」〜「１．−ＩＪ）には全てデータ”２゛
が書き込まれており、データＰＴＩ’ＰＴ２’　、ＣＯ
Ｍ−Ｎ、Ｃ０Ｍ−３が各々セグメント信号ＰＴＩ、ＰＴ
２、選択信号ＣＯＭＩ〜Ｃ０Ｍ４に変換された持金て同
レベルとすることによりマイクロシャンクＭ、−Ｍｎに
誤って重畳信号が印加された場合でも開／閉駆動しない
ように工夫されている。

次に、本発明の第４の実施例を説明する。本実施例は上
述の第２０図に示す駆動波形性成回路３０″を使用し、
液晶シャンクセル９の液晶剤１８としてネマティック液
晶を使用し、複屈折モートで２周波駆動を行う例である
。前述の第１〜第３の実施例が全て液晶剤１８としてス
メクチツク相を呈する強誘電性液晶を使用しているのに
対して、ネマティック液晶を複屈折モードで使用してい
る点が異なる。

また、第２３図（ａ）、（ｂ）は本実施例の駆動波形生
成装置に使用されるメモリ３３″内のメモリ構成図であ
り、具体的に記録されたデータが異なる以外は前述の第
２１図（ａ）、（ｂ）のメモリ構成と同一である。

また、本実施例の場合には所定電圧レベルの２周波駆動
体号を作成する為、第２３図ら）に示す如く、メモリ３
３″の有効記録エリアにはｏ゛が“′３′かの何れかの
データＰＴＩ’、ＰＴ２’、ＣＯＭ−Ｎ、Ｃ０Ｍ−３が
記録されている。すなわち、ＤＡＣ３９ａ、３９ｂ等へ
出力されるデータは”　ｏ　”か”　３　”であり、Ｄ
ＡＣ３９ａ、３９５等でアナログ変換された出力電圧Ｖ
。は−レベルの２周波信号となる。第２４図はＤＡＣ３
９ａ及び３９ｂを介して変調回路２７へ出力されるセグ
メント信号ＰＴＩ、ＰＴ２の一例を示す波形図である。

尚、同図に示すｆ　Ｉ、は低周波信号を示し、ｆＨ，ｆ
Ｈは前述と同様高周波信号及びその反転信号を示す。

また、共通電極１６〜１〜１６−４へ出力される選択信
号ＣＯＭＩ〜Ｃ０Ｍ４も同様にＤＡＣ６５−１〜６５−
４ｔ−介して−レベルの選択信号に変換された波形であ
る。尚、同図には選択信号ＣＯＭＩのみ示す。また、同
図に示すＣＯＭＩ−ＰＴｌはセグメント信号ＰＴＩと選
択信号ＣＯＭＩが印加されるマイクロシャッタＭｉへの
重畳信号を示し、ＣＯＭＩ−ＰＴ２はセグメント信号Ｐ
Ｔ２と選択信号ＣＯＭＩが印加されるマイクロシャッタ
Ｍ、への重畳信号を示すことは前述の実施例と同様であ
る。

このようにセグメント信号ＰＴ１．．ＦＴ２、選択信号
ＣＯＭＩ〜Ｃ０Ｍ４を生成することにより、本発明のよ
うにメモリ３３″等に駆動波形生成用のデータを記憶し
ＤＡＣ３９ａ、３９ｂ等でデジタル・アナログ変換する
構成の駆動波形生成装置でも液晶シャッタの２周波駆動
が可能である。

また、上述の第１〜第４の実施例においてＤＡＣとして
は第１Ｏ図に示す回路構成のものを使用したが、第３の
実施例の如く２ピントのデータで構成されるＰＴＩ′、
ＰＴ２’　、ＣＯＭ−Ｎ、Ｃ０Ｍ−３の場合には第２５
図に示す構成のＤＡＣ９０を使用しても良い。このＤＡ
Ｃ９０は２ビツトのデータＣＭＳＢ、ＬＳＢ）をバッフ
ァ９１に入力し抵抗網ＲＢでこの２ビツトデータのデー
タ差に応してＯＰアンプ９２へ電圧■４を出力し、ＯＰ
アンプ９２とトランジスタＴｒ３、Ｔｒ４により所定レ
ベルに増幅して前述の変調回路２７等へ出力するもので
ある。また、このＤＡＣ９０内の抵抗網Ｒ［ｌを構成す
る各抵抗Ｒ８Ｉ〜Ｒ８４の値を適当に設定することによ
り、２ピントデータ値に対して自在に所謂重みづけが可
能となる。したがって、このＤＡＣ９０を使用すること
により、液晶シャッタを駆動する際の駆動波形の電圧レ
ベル設定乙こさらに柔軟性を増すことができる。

また、第２６回に示す回路は上述の第２５図のＤＡＣ９
０の変形回路であり、２ビツトデークを電圧■Ａに変換
するアナログ変換回路の一例である。ずなわち、２ビツ
トデータ（ＭＳＢ、ＬＳＢ）はデコーダ９３でデコード
され、データ値に対応した８カがアナログスイッチ回路
９４へ供給される。アナログスイッチ回路９４は抵抗網
Ｒ９により設定された出力の異なる電圧値を出力する４
個のスイッチ９４−１〜９４−４を有し、上述のデータ
に基づいて何れかのスイッチをオンすることにより入力
データ値に従った電圧ＶＡを上述の○Ｐアンプ９２へ出
力する。そして、この電圧Ｖ。

は上述と同様にしてＯＰアンプ９２、トランジスタＴｒ
３、Ｔｒ４により所定レベルに増幅され変調回路２７等
へ出力される。尚、この回路においても抵抗網Ｒ９を構
成する各抵抗Ｒ９１〜Ｒ９５の値を適当に設定すること
により、入力する２ビツトデータ値に対して自在に重み
づけが可能であり、駆動波形生成の際電圧レベル設定に
柔軟性を増すことができる。

さらに、本実施例ではＤＡＣ３９ａ、４０ａ等への電圧
■８の供給を安定化電源４５．４６の２個の電源で行っ
たが、一方の安定化電源で供給する構成としても良いこ
とは勿論である。

〔発明の効果〕

以上のように、本発明は液晶シャッタセル等の光シャン
クを駆動する駆動信号をメモリに記憶されたデータに基
づいて生成するものであり、したがって従来例の如く光
シャンクの駆動電圧レベル毎の電源を用意する必要がな
く、極めて少ない安定化電源の使用により光シャッタの
駆動信号を生成することができる。

また、多数の電源や加算／減算回路等を使用しなくでも
光シャンクの駆動波形を生成できるので、装置のコスト
ダウンを図ることができる。

さらに、メモリ内のデータを変えるだけで駆動波形のレ
ベル、時間幅等を自在に設定できるので、液晶剤の変更
、感光体の特性等の所謂パラメータ変更に対して容易に
対応できる。

【図面の簡単な説明】

第１図は第１の実施例の駆動波形生成装置の回路図、 第２図は実施例の駆動波形生成装置を適用したＬＣＳプ
リンタの概略構成図、 第３図は上記ＬＣＳプリンタの印字ヘッドの構成図、 第４図は液晶シャッタセルの構成図、 第５図は第４図のＣ，−Ｇ’断面図、 第６図はドライブ回路の回路図、 第７図（ａ）はドライバの回路構成図、第７図（′ｂ）
はＦ、　　Ｆの等価回路図、第７図（Ｃ）はＦ、Ｆの駆
動を説明するタイムチャート、 第７０（ｄ）はｆ、　　ｆの等価回路図、第７図（ｅ）
：ま「、ｒの駆動を説明するタイムチャー［・、 第８図（ａ）は第１の実施例で使用するメモリの基本構
成を示す図、 第８図ら）はメモリの記憶データの一例を示す図、第９
図は第１の実施例の駆動波形生成装置の動作を説明する
タイムチャート、 第１０図はＤＡＣの回路図、 第１１図は安定化電源の回路図、 第１２図はセグメント信号ＰＴＩ、ＰＴ２、選択信号Ｃ
ＯＭＩ、重畳信号ＣＯＭＩ−ＰＴＩ、Ｃ０Ｍ２−ＰＴＩ
の信号波形の一例を示す図、第１３図は各種制御信号発
生回路の回路図、第１４図はデータセレクト信号ＤＳＯ
−ＤＳ３の作成を説明するタイムチャート、 第１５図はラッチ信号φＸ、デイレイ信号φ７、φ２の
作成を説明するタイムチャート、第１６図はシフトレジ
スタへの記録データＤの人力処理を説明するタイムチャ
ート、 第１７図は第２の実施例の駆動波形生成装置の回路図、 第１８図（ａ）は第２の実施例で使用するメモリの基本
構成を示す図、 第１８図（ｂ）はメモリの記憶データの一例を示す図、 第１９図は第２の実施例の駆動波形生成装置の作成を説
明するタイムチャート、 第２０図は第３の実施例の駆動波形生成装置の回路図、 第２１図（ａ）は第３の実施例で使用するメモリの基本
構成を示す図、 第２１図（ｂ）はメモリの記憶データの一例を示す図、 第２２図は第３の実施例の駆動波形生成装置の作成を説
明するタイムチャート、 第２３図（ａ）は第４の実施例で使用するメモリの基本
構成を示す図、 第２３図ル）はメモリの記憶データの一例を示す図、 第２４図は第４の実施例で生成されるセグメント信号Ｐ
ＴＩ、ＰＴ２、選択信号ＣＯＭＩ、重畳信号ＣＯＭＩ−
ＰＴＩ、ＣＯ，Ｍ　２〜ＰＴＩの信号波形の一例を示す
図２ 第２５図はＤ　Ａ、　Ｃの変形例の回路図、第２６図は
第２５図に示すＤＡＣの変形例の回路図である。 ９・・・液晶シャッタセル、 １６．１６−１〜１６−４・・・共通電極、１７．１７
−１〜１７−ｎ・・・信号電極、２１・・・ドライバー
回路、 ２１−１〜２　１　−１　２　８　　、　２１−　ｉ　
　・　　・　　・　ト　ライム、 ２２・・・シフトレジスタ制御部、 ２３・・・シフトレジスタ、 ２４・・・デイレイ回路、 ２５・・・ラッチ回路、 ２６・・・データセレクタ、 ２７・・・変調回路、 ２７ａ、２７ｂ・・・変調部、 ３０・・・駆動波形生成回路、 ３１．３１′　・・・カウンタ、 ３３．３３’　　　３３”　　・・・メモリ、３７−１
〜３７−３．３８−１〜３８〜４．６３−１〜６３−８
・・・う・ソチ、 ３９ａ、３９ｂ、４０ａ、４０１）、４１ａ、４１ｂ、
６５−１〜６５−８・・・ＤＡＣ２４２・・・ＤＡＣＩ
Ｃｌ ４３．９２・・・ＯＰアンプ、 ４４・・・帰還回路、 ４５．４６・・・安定化電源、 ５０・・・各種制御信号発生回路、 ５２・・・デコーダ、 ５３・・・ラッチ信号／デイレイ信号作成回路、５４・
・・ゲート信号作成回路、 ６２−１〜６２−８・・・データセレクタ、９１・・・
バッファ、 ９３・・・デコーダ、 ９４・・・アナログスインチ回路、 ９４−１〜９４−１・　・・スイッチ、Ｒ１ ・抵抗網、 〜Ｔ、ａ・ トランジスタ。

Claims (1)

1. 【特許請求の範囲】 異なる波高値を有する複数種の電圧波形信号を選択的に
   共通電極、又は信号電極に印加し、両電極間に封入され
   た液晶の光透過特性を変化させる光シャッタの駆動波形
   生成装置において、 所定周期のクロック信号発生手段と、前記電圧波形信号
   の波形及び波高値を定義するデジタルデータを記憶する
   メモリと、前記クロック信号発生手段のクロック信号に
   応じて前記メモリより前記デジタルデータを順次読み出
   す読み出し手段と、該読み出し手段によって読み出され
   たデータに従って定義された波高値のアナログ電圧信号
   を発生する電圧発生手段とを備えたことを特徴とする駆
   動波形生成装置。