JPH04138386A - 半導体集積回路の試験用入力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体集積回路の回路動作を確認するための動
作試験用入力回路に関する。

（従来の技術） 一般に半導体製品に対しては、その製造工程終了後に回
路が正常に動作するかどうかを確認するための動作試験
が行われる。この動作試験の内容は、その半導体製品の
性能が製品としての規格を満たしているかどうかを確認
するのみならず、定期間内の経年経過で製品が故障する
かどうかを確認する耐久試験や、不良発生箇所の置換が
きく場合には、置換箇所の動作チエツクも同時に行われ
ることが多い。したがってこれらの動作試験を行うため
には、製品として定められた以外の動作を半導体集積回
路に対して行わせるための専用の制御端子を含む試験用
入力回路が半導体集積回路上に設けられる。

第３図は、このような試験用入力回路の一例を示す回路
図である。

試験用制御信号の入力端子であるテストパッド１にはイ
ンバータ回路２が接続されており、テストパッド１とイ
ンバータ２の入力との接続ノードＮＯには高抵抗３の一
端が接続される。抵抗３の他端は接地されている。抵抗
３は動作試験時にテストパッド１に電圧を印加した時イ
ンバータ回路２に入力されるノードＮＯに電圧降下が発
生しないよう十分に高い抵抗値に設定しである。この抵
抗はポリシリコン等を用いて製造される場合が多い。テ
ストパッド１には、動作試験時のみに高レベル信号が印
加され、インバータ回路２から低レベルのテスト信号Ｔ
ＥＳＴが出力される。ノードＮｏは高抵抗３を介して接
地端子に接続されているため通常時はテストパッド１の
電位は接地電位となっている。

（発明が解決しようとする課題） 従来のテスト回路は、第３図のように構成されていたた
め、回路動作により接地端子の電位が変動した場合、す
なわち接地端子の電位よりもノードＮＯの電位が低くな
った場合には、抵抗３を介してノードＮＯが充電され、
逆にノードＮＯの電位が接地端子の電位よりも高くなっ
た時には抵抗３を介してノードＮＯが放電される。しか
し上述したように抵抗３の抵抗値は、大きく設定されて
いるため長時間接地端子の電位が上昇していた場合には
ノードＮＯの充電量が大きくなり、次に接地端子の電位
が下降した場合においてノードＮＯの放電が抵抗３の抵
抗値が大きいために遅れ、インバータ回路２が誤動作し
てしまう場合がある。

第４図は接地端子の電位変動に伴うノードＮＯと、イン
バータ２の出力端子４の電位変動の関係を示したタイミ
ングチャートである。

第４図に示すように接地端子の電位が高電位から低電位
に変化した際、ノードＮＯの放電が抵抗３の高抵抗値の
ために遅れ、接地端子とテストパラド端子１との間に電
位差が生じてしまう。この電位差がインバータが論理“
１“を検出する電位になった場合にはインバータ２が動
作してその出力端子４に図に示すような動作試験信号Ｔ
ＥＳＴが発生してしまう。

ここでインバータ２が論理“０”と“１”を区別する電
位は、通常ＴＴＬレベルに設定されており、入力電圧が
０．８ｖ以下の場合は論理“０”２．０ｖ以上であれば
論理“１”として入力データを検出する。

このような接地端子電位の変動により、インバータ２が
誤動作を起こすと半導体製品が誤って動作試験状態に設
定されてしまうという問題がある。

本発明は、このような問題を解決するためになされたも
ので、上述した接地端子電位の変動により半導体集積回
路が誤って動作試験状態に設定されてしまうことを防止
した半導体集積回路の試験用入力回路を提供することを
目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明によれば、常時は接地電位に保持され動作試験時
には試験用制御信号が印加される入力端子と、この入力
端子に接続されて前記試験用制御信号の反転信号を得る
インバータ回路とを有する半導体集積回路の試験用入力
回路において、前記インバータ回路が論理“０”と“１
゛とを検出する境界の電圧を接地端子の電位の変動によ
り誤反転しない程度に上昇させたことを特徴とする。

前記入力端子と接地端子との間に、ディプレッション形
ＭＯ５トランジスタのドレインを前記入力端子に接続し
、しきい電圧が略ＯｖのＭＯＳトランジスタのソースを
接地端子に接続し、前記両トランジスタの他の端子を共
通接続して前記両トランジスタを直列接続した回路をさ
らに設けるとよい。

（作　用） 本発明では、インバータが論理“０″と“１″とを検出
する境界の電圧を接地電位の変動により誤反転しないよ
うに上昇させであるので接地端子の電位の多少の変動が
あってもインバータの誤反転が生じず、したがって半導
体集積回路が誤って動作試験状態に設定されることはな
い。

また、しきい電圧が略ＯｖのＭＯＳトランジスタとディ
プレッション型ＭＯＳトランジスタとの直列接続回路は
接地端子の電位の変動に対して次のように動作する。

接地端子の電位がテストパッドの電位より高くなった場
合には、しきい電圧が略ＯｖのＭＯＳトランジスタがオ
フ状態となり、接地端子からテストパッド端子側への電
流の流入はほとんどおこらない。またテストパッド端子
より接地端子の電位が低い場合には、しきい電圧が略Ｏ
ｖのＭＯＳトランジスタがオンして放電がおこり、すぐ
にテストパッド端子の電位を接地端子の電位に一致させ
る。このためインバータの誤動作は発生しない。

また動作試験中は、この直列接続回路が高抵抗として動
作するため、テストパッド端子とインバータ回路との接
続ノード点の電圧降下が起こることはない。

（実施例） 第１図は本発明の１実施例を示す半導体集積回路の試験
用入力回路部分を示した回路図である。

この入力回路もテストパッド１１にインバータ１２が接
続され、テストパッド１１に入力された試験用制御信号
の反転信号ＴＥＳＴＩがインバータ１２から出力される
ことになる。

ここで用いられているインバータが論理“０”と“１”
とを検出する電圧は前述したＴＴＬレベルよりも高く設
定されており、例えば外部入力電圧が２．５ｖ以上であ
るとき入力電圧の論理レベルが“１”であることを検出
するようになっている。

このため、接地端子の電位が上昇しても、インバータが
誤反転せず、集積回路が誤って動作試験状態に設定され
ることはない。

また、第１図から明らかなように、本発明の回路では、
従来の高抵抗３の代わりに閾値電圧がそれぞれ異なるＮ
チャネル型ＭＯＳトランジスタを組合せた回路を用いて
テストパッドを接地している。トランジスタＴ１はディ
プレッション型ＭＯ５トランジスタで、閾値電圧が０ボ
ルト以下となっているため、ゲートに印加される電位が
０ボルトであってもソース・ドレイン間には電流が流れ
る。したがって定常的にはノードＮ１とＮ２との電位差
はＯボルトになる。なおトランジスタＴ２はしきい電圧
が０ボルトのＭＯＳトランジスタで、ゲートに０ボルト
以上の電圧が加わった場合にソース・ドレイン間に電流
が流れる。

以下の説明においては、トランジスタＴ１をＤ型、トラ
ンジスタＴ２を１型と呼ぶことにする。

Ｄ型トランジスタＴ１のドレインをノードＮ１に、ソー
スとゲートとをノードＮ２にそれぞれ接続し、Ｉ型トラ
ンジスタＴ２のドレインとゲートとをノードＮ２に接続
し、ソースを接地端子に接続する。

次にこのような構成の回路において、接地端子電位の変
動が起こった場合のノードＮ１とテスト端子ノード１４
の電位変動を第２図に示す。接地端子の電位がノードＮ
ｌ、Ｎ２より高くなった場合、■型トランジスタＴ２は
ゲートとドレインの電位よりソースの電位が高くなるた
めにトランジスタはオフ状態となり、ノードＮｌ、Ｎ２
に電流が流入しない。したがってノードＮ１の電位は、
基本的には０ボルトに保たれるが、抵抗の代用としてＮ
型のトランジスタを用いているため、トランジスタのＰ
−Ｎジャンクションを介してノードＮｌ、Ｎ２に基板か
ら電流注入がある。しかし、これはきわめてわずかであ
るため、第２図に示すように、わずかにノードＮ１の電
位が上昇するにすぎない。

次にノードＮｌ、Ｎ２より接地端子の電位が低い場合に
は、Ｉ型トランジスタＴ２のゲート及びドレインの電位
とソースの電位との差がＩ型トランジスタＴ２の閾値電
圧よりも大きい間放電が行われる。その後、接地端子の
電位が上昇しノードＮｌ、Ｎ２の電位が接地端子の電位
より低くなっても、インバータ２が入力端子を論理“１
”と判定する。電圧よりノードＮｌ、Ｎ２の電位は低い
ため、テスト端子１４に誤動作信号は発生しない。

このように接地端子電位に変動が起っても従来の回路の
ように、テスト端子ノードに誤動作信号が現われること
がなくなる。

また、動作試験のため、テストパッド端子１に電圧を加
えた場合には、高抵抗のＤ型トランジスタＴ１が存在す
るため、ノードＮＯの電圧降下を引き起こすことはない
。このような２つのトランジスタからなる回路を前述し
たインバータ１２が論理“０”と“１”を検出する境界
の電圧を上げることと併用することにより、ノードＮ１
がより大きく変動した場合においてもテスト端子１４に
誤動作の信号が発生しないように防止することができ、
接地端子の電位の変動に対してより動作の安定した試験
用入力回路が得られることになる。

〔発明の効果〕

以上説明したように本発明では、試験用制御信号を反転
させるインバータが論理“０“と“１”とを検出する境
界の電圧を上昇させているため接地端子の電位が変動し
てもインバータが反転しにくくなり、誤動作を防１トす
ることができる。また、インバータ回路の入力ノードに
接続される高抵抗素子の代りにＤ型回路を用いたＭＯＳ
トランジスタと１型場合には接地電位の変動に対する耐
性がさらに向上する。

【図面の簡単な説明】

第１図は、本発明の１実施例にかかる半導体集積回路の
テスト回路部分の構成を示す回路図、第２図は第１図の
回路動作を説明するためのタイミングチャート、第３図
は従来の回路構成を示す回路図、第４図は第３図の回路
動作を説明するためのタイミングチャートである。 １．１１・・・テストパッド、２．１２・・・インバー
タ回路、３・・・高抵抗、４，１４・・・テスト端子、
Ｎｏ、Ｎｌ、Ｎ２・・・ノード、Ｔ１・・・ディプレッ
ション型ＭＯ８トランジスタ、Ｔ２・・・しきい電圧が
ＯｖのＭＯＳトランジスタ。 出願人代理人　　佐　　藤　　−雄 ■

Claims (1)

1. 【特許請求の範囲】 １、常時は接地電位に保持され動作試験時には試験用制
   御信号が印加される入力端子と、この入力端子に接続さ
   れて前記試験用制御信号の反転信号を得るインバータ回
   路とを有する半導体集積回路の試験用入力回路において
   、 前記インバータ回路が論理“０”と“１”とを検出する
   境界の電圧を接地端子の電位の変動により誤反転しない
   程度に上昇させたことを特徴とする半導体集積回路の試
   験用入力回路。 ２、前記入力端子と接地端子との間に、ディプレッショ
   ン形ＭＯＳトランジスタのドレインを前記入力端子に接
   続し、しきい電圧が略０ＶのＭＯＳトランジスタのソー
   スを接地端子に接続し、前記両トランジスタの他の端子
   を共通接続して前記両トランジスタを直列接続した直列
   回路をさらに設けたことを特徴とする請求項１記載の半
   導体集積回路の試験用入力回路。