JPH04137668A - 薄膜半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、イメージセンサ、エレクトロルミネッセンス
デイスプレィ、液晶デイスプレィ等各種装置の駆動用等
に利用される薄膜半導体装置に係り、特に、ドレイン電
流を減少させずにゲート電極とソース電極又はドレイン
電極間の寄生容量の低減が図れる薄膜半導体装置の改良
に関するものである。

〔従来の技術〕

この種の薄膜半導体装置としては、第１１図〜第１２図
に示すようにガラス基板（ａ）と、このガラス基板（ａ
）上に設けられたゲート電極（Ｇ）と、このゲート電極
（Ｇ）を被覆するゲート絶縁膜（ｂ）と、このゲート絶
縁膜（ｂ）上に設けられ活性層として作用する薄膜の半
導体層（ｃ）と、この半導体層（Ｃ）の両端部に接続さ
れたソース電極（Ｓ）　　・ドレイン電極（Ｄ）とでそ
の主要部を構成する「逆スタガー型１と称するものや、
穿Ｉ３図〜第１４図に示すようにガラス基板（ａ）と、
このガラス基板（ａ）上に設けられた薄膜の半導体層（
Ｃ）と、この半導体層（ｃ）の両端部に梯続されたソー
ス電極（Ｓ）　　・ドレイン電極（Ｄ）と、ゲート絶縁
膜（ｂ）を介し半導体層（ｃ）上に設けられたゲート電
極（Ｇ）とでその主要部を構成する「スタガー型」と称
するもの等が知られている。

そして、これ等の薄膜半導体装置においては、上記ソー
ス電極（Ｓ）　　・ドレイン電極（Ｄ）間にドレイン電
圧（ＶＤ）を印加し、かつ、ゲート電極（Ｇ）に所定の
ゲート電圧（ｖ、ｌ、）を印加することで半導体層（Ｃ
）にチャンネルが形成され、この薄膜半導体装置はＯＮ
状態となってドレイン電流（Ｉ、）が流れる一方、ゲー
ト電圧（ＶＪを下げて「しきい値電圧ＶＴＨＪ以下にす
ると上記半導体層（Ｃ）にチャンネルが形成されなくな
り、薄膜半導体装置はＯＦＦ状態となって上記ドレイン
電流（Ｉ　Ｄ）が流れなくなるもので、上述した各種装
置の駆動用等に利用されているものである。

ところで、これ等の薄膜半導体装置は、第１５図（Ａ）
〜（Ｃ）又は第１６図（Ａ）〜（Ｃ）に示すような工程
を経て製造されるものであった。

すなわち、前者の１逆スタガー型１にあっては第１５図
（Ａ）に示すように、ゲート電極（Ｇ）、ゲート絶縁膜
（ｂ）、半導体皮膜（Ｃ）、保護膜（ｄ）、オーミック
接触形成皮膜（ｅ’）、拡散防止膜（ｆ”）、及び、フ
ォトレジスト膜（ｒｏ）等が形成されたガラス基板（ａ
）上へ、フォトマスク（Ｍ）を介して光照射し、その露
光部位のフォトレジスト膜（ｒｏ）を現像処理により除
去してレジスト膜（ｒ）（ｒ）を形成すると共に（第１
５図Ｂ参照）、このレジスト膜（ｒ）（ｒ）から露出す
る拡散防止膜（ｆ゛）及びオーミック接触形成皮膜（ｅ
′）とをエツチング処理により除去して第１５図（Ｃ）
に示すような拡散防止層（ｆ）とオーミック接触形成層
（ｅ）とで構成されたソース・ドレイン電極（Ｓ）（Ｄ
）を形成するものであり、後者の「スタガー型１にあっ
ては、第１６図（Ａ）に示すようにソース・ドレイン電
極（Ｓ）（Ｄ）、半導体層（Ｃ）、ゲート絶縁膜（ｂ）
、ゲート電極用皮膜（Ｇ’）、及び、フォトレジスト膜
（ｒｏ）等が形成されたガラス基板（ａ）上へ、フォト
マスク（Ｍ）を介して光照射し、その露光部位のフォト
レジスト膜（ｒｏ）を現像処理により除去してレジスト
膜（ｒ）を形成すると共に（第１６図Ｂ参照）、このレ
ジスト膜（ｒ）から露出するゲート電極用皮膜（Ｇ゛）
をエツチング処理により除去して第１６図（Ｃ）に示す
ようなゲート電極（Ｇ）を形成するものであった。

〔発明が解決しようとする課題〕

従って、これ等従来の薄膜半導体装置においては、製造
時におけるガラス基板（ａ）とフォトマスク（Ｍ）との
アライメント誤差を考慮した技術的要請から、上記ゲー
ト電極（Ｇ）とソース・ドレイン電極（Ｓ）（Ｄ）間に
必然的にオーバーラツプ部（ＯＬ）　　（ＯＬ）が形成
されてしまうため、ゲート電極（Ｇ）とソース電極（Ｓ
）又はドレイン電極（Ｄ）間の寄生容量が増加して動作
スピードの劣化やフィールドスルーの増大等をもたらす
問題点があった。

本発明は以上の問題点に着目してなされたもので、その
課題とするところは、ドレイン電流を減少させずにゲー
ト電極とソース電極又はドレイン電極間の寄生容量の低
減が図れる薄膜半導体装置を提供することにある。

〔課題を解決するための手段〕

すなわち、請求項１に係る発明は、 基板と、この基板に設けられた半導体層と、この半導体
層に接続されたソース・ドレイン電極と、絶縁層を介し
上記半導体層に対向して配置されたゲート電極とを備え
る薄膜半導体装置を前提とし、上記ゲート電極のソース
電極又はドレイン電極に対応する側の少なくとも一方の
端部形状が櫛歯状に形成されていることを特徴とするも
のであり、一方、請求項２に係る発明は、 基板と、この基板に設けられた半導体層と、この半導体
層に接続されたソース・ドレイン電極と、絶縁層を介し
上記半導体層に対向して配置されたゲート電極とを備え
る薄膜半導体装置を前提とし、上記ソース電極又はドレ
イン電極の少なくとも一方のゲート電極に対応する側の
端部形状が櫛歯状に形成されていることを特徴とするも
のである。

この様な技術的手段において上記基板を構成する材料と
しては、例えば、ガラス、石英、セラミックス等が適用
でき、一方、この基板に設けられる半導体層としては、
アモルファスシリコンやポリシリコン等の半導体材料が
適用できる。

また、請求項１に係る発明においては、ゲート電極のソ
ース電極又はドレイン電極に対応する側の少なくとも一
方の端部形状が櫛歯状に形成されていればよく、上記ソ
ース電極とドレイン電極に対応するゲート電極の両端部
形状を夫々櫛歯状に形成しても当然のことながらよい。

同様に、請求項２に係る発明においてもソース電極又は
ドレイン電極の少なくとも一方のゲート電極に対応する
側の端部形状が櫛歯状に形成されていればよく、ソース
電極とドレイン電極の各端部形状を夫々櫛歯状に形成し
てもよい。

更に、請求項１に係る発明と請求項２に係る発明とを組
み合わせて、ゲート電極とソース電極又はドレイン電極
の各端部形状を夫々櫛歯状に形成しても当然のことなが
らよい。

尚、ゲート電極の端部を櫛歯状に形成する場合あるいは
ソース電極又はドレイン電極の端部を櫛歯状に形成する
場合、その櫛歯の形状については上記ゲート電極とソー
ス電極又はドレイン電極間においてオーバーラツプ部を
形成する櫛歯部と、オーバーラツプ部が形成されない隙
間部を備えている限りその形状は任意であり、かつ、櫛
歯の先端形状についても任意である。

また、上記櫛歯部の幅寸法並びに隙間部の幅寸法につい
ては、上記ドレイン電流（Ｉ　Ｄ）の経路幅が従来のそ
れより狭くならず、従って、従来同様のドレイン電流（
■、）が得られる範囲で任意に設定される。

〔作用〕

請求項１に係る発明によれば、 ゲート電極のソース電極又はドレイン電極に対応する側
の少なくとも一方の端部形状が櫛歯状に形成されている
ため、 上記ゲート電極の端部を櫛歯状に切欠いた分だけこのゲ
ート電極とソース電極又はドレイン電極間のオーバーラ
ツプ量を低減させることが可能となり、 また、請求項２に係る発明によれば、 ソース電極又はドレイン電極の少なくとも一方のゲート
電極に対応する側の端部形状が櫛歯状に形成されている
ため、 ソース電極又はドレイン電極の端部を櫛歯状に切欠いた
分だけ上記ゲート電極とソース電極又はドレイン電極間
のオーバーラツプ量を低減させることが可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して詳細に説
明する。

◎第一実施例 この実施例は請求項１に係る発明を「スタガー型１の薄
膜半導体装置に適用したものである。

すなわち、この実施例に係る薄膜半導体装置は、第１図
〜第２図に示すようにガラス基板（１）と、このガラス
基板（１）上に設けられクロム膜（２）とオーミック接
触形成層（３）より成るソース・ドレイン電極（Ｓ）（
Ｄ）と、これ等面上に成膜されたアモルファスシリコン
層（４）と、このアモルファスシリコン層（４）を被覆
するゲート絶縁膜（５）と、このゲート絶縁膜（５）上
に設けられそのドレイン電極（Ｄ）側の端部形状が櫛歯
状に形成されたゲート電極（Ｇ）と、上記ソース電極（
Ｓ）　　・ドレイン電極（Ｄ）に接続されたアルミニウ
ム製の配線部（６）（６）とでその主要部が構成される
ものである。

また、櫛歯状に形成されたゲート電極（Ｇ）の櫛歯部（
７）と隙間部（８）の幅寸法については、第３図に示す
ように夫々ａ及びｂに設定されており、かつ、上記隙間
部（８）の基端部位と上記ソース電極（Ｓ）端部間の距
離はｌに設定されている。

そして、この実施例に係る薄膜半導体装置においては、
従来と同様に、上記ソース電極（Ｓ）ドレイン電極（Ｄ
）間にドレイン電圧（ＶＤ）を印加し、かつ、ゲート電
極（Ｇ）に所定のゲート電圧（ＶＧ）を印加することで
アモルファスシリコン層（４）にチャンネルが形成され
、ＯＮ状態となってドレイン電流（Ｉ、）が流れる一方
、ゲート電圧（ＶＧ）を下げてｖしきい値電圧■工、」
以下にすると上記アモルファスシリコン層（４）にチャ
ンネルが形成されなくなり、ＯＦＦ状態となって上記ド
レイン電流（Ｉ、）が流れなくなるものである。

尚、上記ゲート電極（Ｇ）の各隙間部（８）に対応した
部位のアモルファスシリコン層（４）にはチャンネルが
形成されないため、上記ソース電極（Ｓ）からのエレク
トロンはその隙間部（８）と隣接する各櫛歯部（７）に
対応した部位のアモルファスシリコン層（４）に形成さ
れたチャンネルを介しドレイン電極（Ｄ）側へ流れるこ
とになる。この場合、上記ドレイン電流（Ｉ　Ｄ）の経
路幅は第４図に示すようにチャンネルが形成される櫛歯
部（７）の幅寸法（ｂ）を中心にしてその両側に最大λ
分だけ広がるため、従来の装置と同様の経路幅が求めら
れ、従って、従来と同様のドレイン電流（Ｉ　ｎ）を求
めることができる。

但し、２λくａの場合、ソース電極（Ｓ）からのエレク
トロンの一部がその幅（Ｗ）方向へ広がりきれなくなり
、各隙間部（８）と隣接する櫛歯部（７）に対応した部
位に形成されたチャンネル側へ流れきれなくなって、従
来のドレイン電流（Ｉ　ｎ）経路幅が求められなくなる
ため、上記隙間部（８）の幅寸法（ａ）は２λ≧ａに設
定されている。

尚、最大幅である上記λの値は、アモルファスシリコン
層（４）の厚み寸法、ソース電極（Ｓ）・ドレイン電極
（Ｄ）間に印加されるドレイン電圧（ＶＤ）、及び、ゲ
ート電圧（ＶＧ）等の値により決定される。

同様に、上記隙間部（８）の基端部位とソース電極（Ｓ
）端部間の距離（１）の寸法が狭すぎるとソース電極（
Ｓ）からのエレクトロンの一部がその幅（Ｗ）方向へ広
がりきれなくなり各隙間部（８）と隣接する櫛歯部（７
）に対応した部位に形成されたチャンネル側へ流れきれ
なくなるため（すなわち、結果的に２λ≧ａを満たさな
くなるため）、所定のλ分だけドレイン電流（ｒｏ）経
路幅が広がるよう一定の長さに設定されている。

この様に構成された実施例に係る薄膜半導体装置におい
ては、ゲート電極（Ｇ）の櫛歯部（７）の数をｎとした
場合、ゲート電極（Ｇ）とドレイン電極（Ｄ）間のオー
バーラツプ部の面積は上記櫛歯部（７）の幅寸法がｂで
あることから、櫛歯部（７）のオーバーラツプ部の長さ
をＣとするとｎＸｂＸｃで求められる。

一方、従来の薄膜半導体装置における上記オーバーラツ
プ部の面積は、隙間部（８）の幅寸法がａ１隙間部（８
）の数がｎ−１であることから［（ｎＸｂ）＋ａＸ　（
ｎ−１）ｌ　Ｘｃで求められ、この実施例に係る薄膜半
導体装置のオーバーラツプ部の面積は従来のものに較べ
てｎ−ｂ／（ｎ−ｂ＋ａ・　（ｎ−１））と低減する。

従って、上記ゲート電極（Ｇ）とドレイン電極（Ｄ）間
の寄生容量も、従来の値の ｎ−ｂ／　Ｉｎ−ｂ＋ａ・　（ｎ−１）１に低減できる
利点を有している。

◎第二実施例 この実施例は請求項１に係る発明を「逆スタガー型１の
薄膜半導体装置に′適用したものである。

すなわち、この実施例に係る薄膜半導体装置は第５図〜
第６図に示すようにガラス基板（１）と、このガラス基
板（１）上に設けられそのドレイン側の端部形状が櫛歯
状に形成されたクロム製のゲート電極（Ｇ）と、このゲ
ート電極（Ｇ）を被覆するゲート絶縁膜（５）と、この
ゲート絶縁膜（５）上に設けられたアモルファスシリコ
ン層（４）と、このアモルファスシリコン層（４）上に
設けられた保護膜（９）と、上記アモルファスシリコン
層（４）の両端部に設けられオーミック接触形成層（３
）とクロム膜（２）より成るソース・ドレイン電極（Ｓ
）（Ｄ）と、これ等ソース・ドレイン電極（Ｓ）（Ｄ）
に接続されたアルミニウム製の配線部（６）（６）とで
その主要部か構成されるものである。

尚、櫛歯状に形成されたゲート電極（Ｇ）の櫛歯部（７
）と隙間部（８）の幅寸法、並びに、隙間部（８）の基
端部位とソース電極（Ｓ）端部間の距離については、第
一実施例と同様に設定されており、従来と同様のドレイ
ン電流（ＩＤ）が得られるよう調整されている。

そして、この実施例に係る薄膜半導体装置においても、
ゲート電極（Ｇ）のドレイン側端部形状が櫛歯状に形成
されているため、ゲート電極（Ｇ）とドレイン電極（Ｄ
）間のオーバーラツプ部の面積を減少させることができ
、従って、ゲート電極（Ｇ）とドレイン電極（Ｄ）間の
寄生容量も低減できる利点を有している。

◎第三実施例 この実施例は請求項２に係る発明を「スタガー型」の薄
膜半導体装置に適用したものである。

すなわち、この実施例に係る薄膜半導体装置は、第７図
〜第８図に示すようにガラス基板（１）と、このガラス
基板（１）上に設けられクロム膜（２）とオーミック接
触形成層（３）より成るソース・ドレイン電極（Ｓ）（
Ｄ）と、これ等面上に成膜されたアモルファスシリコン
層（４）と、このアモルファスシリコン層（４）を被覆
するゲート絶縁膜（５）と、このゲート絶縁膜（５）上
に設けられたゲート電極（Ｇ）と、上記ソース電極（Ｓ
）　　・ドレイン電極（Ｄ）に接続されたアルミニウム
製の配線部（６）（６）とでその主要部が構成され、か
つ、上記ドレイン電極（Ｄ）のゲート電極側端部形状が
櫛歯状に形成されているものである。

尚、櫛歯状に形成されたドレイン電極（Ｄ）の櫛歯部（
７）と隙間部（８）の幅寸法については、第一実施例と
同様にλの値を考慮して第９図〜第１０図に示すように
夫々ａ及びｂに設定されており、かつ、上記ゲート電極
（Ｇ）のドレイン側端部とソース電極（Ｓ）端部間の距
離は第９図に示すようにｌに設定され、従来と同様のド
レイン電流（Ｉ　、、）が得られるよう調整されている
。

そして、この実施例に係る薄膜半導体装置においても、
ドレイン電極（Ｄ）のゲート電極（Ｇ）側端部形状が櫛
歯状に形成されているため、ドレイン電極（Ｄ）とゲー
ト電極（Ｇ）間のオーバーラツプ部の面積を減少させる
ことができ、従って、ドレイン電極（Ｄ）とゲート電極
（Ｇ）間の寄生容量も低減できる利点を有している。

〔発明の効果〕

請求項１に係る発明によれば、 ゲート電極の端部を櫛歯状に切欠いた分だけゲート電極
とソース電極又はドレイン電極間のオーバーラツプ量を
低減させることが可能となり、また、請求項２に係る発
明においても、ソース電極又はドレイン電極の端部を櫛
歯状に切欠いた分だけゲート電極とソース電極又はドレ
イン電極間のオーバーラツプ量を低減させることが可能
となる。

従って、ゲート電極とソース電極又はドレイン電極間の
寄生容量の低減が図れる効果を有している。

〔符号説明〕

（１）・・・ガラス基板 （４）・・・アモルファスシリコン層 （５）・・・ゲート絶縁膜 （Ｇ）・・・ゲート電極 （Ｓ）・・・ソース電極 （Ｄ）・・・ドレイン電極 特　許　出　願　人　富士ゼロックス株式会社代　理　
人　弁理士　中　村　智　廣（外２名）第 図 第 図 第４ 図 第 図 第 図 第 図 第１０ 図 第１２図 第１３図 第１４図 第１５図 第１６ 図

Claims (2)

【特許請求の範囲】
1. （１）基板と、この基板に設けられた半導体層と、この
   半導体層に接続されたソース・ドレイン電極と、絶縁層
   を介し上記半導体層に対向して配置されたゲート電極と
   を備える薄膜半導体装置において、 上記ゲート電極のソース電極又はドレイン電極に対応す
   る側の少なくとも一方の端部形状が櫛歯状に形成されて
   いることを特徴とする薄膜半導体装置。
2. （２）基板と、この基板に設けられた半導体層と、この
   半導体層に接続されたソース・ドレイン電極と、絶縁層
   を介し上記半導体層に対向して配置されたゲート電極と
   を備える薄膜半導体装置において、 上記ソース電極又はドレイン電極の少なくとも一方のゲ
   ート電極に対応する側の端部形状が櫛歯状に形成されて
   いることを特徴とする薄膜半導体装置。