JPH04130875A - 増幅型イメージセンサにおける固定パターンノイズ抑圧回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、増幅型イメージセンサにおける固定パター
ンノイズを除去するための固定パターンノイズ抑圧回路
に関する。

〔従来の技術〕

従来、静電誘導トランジスタ（Ｓｔａｔｉｃ　Ｉｎｄｕ
ｃｔｊｏｎＴｒａｎｓｉｓｔｏｒ　：　Ｓ　Ｉ　Ｔと略
称されている）や電荷変調素子（Ｃｈａｒｇｅ　Ｍｏｄ
ｕｌａｔｉｏｎ　Ｄｅｖｉｃｅ　：　ＣＭ　Ｄと略称さ
れている）などの増幅型光電変換素子を画素として用い
た増幅型イメージセンサにより画像を再生する装置にお
いては、増幅型イメージセンサ固有の固定パターンノイ
ズ（以下ＦＰＮと略称する）をキャンセルするために、
フレームメモリ等の記憶手段を設け、シャッタ等でイメ
ージセンサを遮光して該記憶手段に各画素毎のＦＰＮを
複数フレームに亘って積分蓄積し、除算してＦＰＮの平
均値を求め、イメージセンサの各画素から得られた画像
情報から、その画素に対応するＦＰＮを減算して画像信
号を得るようにしたＦＰＮ抑圧回路が必要となる。

このようなＦＰＮ抑圧回路において、イメージセンサの
もつＦＰＮを複数フレームに亘って積分する場合、最も
一般的な手段は、第３図のブロンク構成図に示すように
、Ａフィールド及びＢフィールド用に個別にフィールド
バッファ等のメモリを設け、フィールド判別を行いなが
ら第４図のタイミングチャートに示したタイミングでメ
モリへＦＰＮデータを蓄積する方式である。

すなわち、第３図において、１０１はイメージセンサか
らのＦＰＮデータを入力するＦＰＮデータ入力端子、１
０２は後述のフィールドメモリのリード及びライトクロ
ツタ入力端子、１０３はＦＰＮ取り込みを指示するＦＰ
Ｎ取り込み信号入力端子、１０４はイメージセンサから
のＦＰＮデータがＡフィールドかＢフィールドかを示す
フィールドインデックス信号の入力端子、１０５はＦＰ
Ｎデータを複数フレームに亘つて積分するための加算器
、１０６及び１０７ばＦＰＮ蓄積のためのフィールドメ
モリで、フィールドメモリ１０６はＡフィールドＦＰＮ
データ、フィールドメモリ１０７はＢフィールドＦＰＮ
データを取り込むものである。１０８はフィールドイン
デックス信号によりフィールドメモリ１０６又は１０７
のメモリデータを出力するように切り換えるセレクタ、
　　１０９はＦＰＮデータをフィールドインデックス信
号に応じてフィールドメモリ１０６又は１０７へ書き込
むために、該フィールドメモリ１０６及び１０７のライ
トイネーブル入力を制御するための制御回路、１１０は
蓄積ＦＰＮデータの出力端子である。

次にこのように構成したＦＰＮ蓄積回路の動作を簡単に
説明する。説明のために、各信号の論理レベルは第４図
のタイミングチャートに示すように設定した。第４図に
おいて、ＶＤはイメージセンサからの信号に同期した垂
直同期信号、ＥＮは“Ｈ″期間ＦＰＮデータの取り込み
を示すＦＰＮ取り込み信号、ＦＩは”Ｈ″でＡフィール
ド、“Ｌ”でＢフィールドを示すフィールドインデック
ス信号、ａ及びｂはＬ”でフィールドメモリ１０６及び
１０７をそれぞれイネーブルにするライトイネーブル信
号、ＣＫはフィールドメモリ１０６及び１０７のリード
・ライトクロックで、斜線部分はクロック発生期間を示
している。

ライトイネーブル信号ａ及びｂは、入力端子３からのＦ
ＰＮ取り込み信号ＥＮが“Ｌ″の時は常に“Ｈ”であり
、フィールドメモリ１０６．１０７へのデータ書き込み
は禁止される。ＦＰＮ取り込み信号ＥＮが“Ｈ′になる
と、制御回路１０９によりフィールドインデックス信号
Ｆｌに合わせてフィールドメモリ１０６又は１０７をイ
ネーブルにし、ＦＰＮデータを書き込む、またセレクタ
１０Ｂにおいては、フィールドインデックス信号Ｆｌが
“Ｈ”のときはフィールドメモリ１０６例のデータを、
また”Ｌ”のときはフィールドメモリ１０７例のデータ
を出力するように動作させる。そして該セレクタ１０８
の出力を入力端子１０１からの入力ＦＰＮデータと加算
器１０５で加算し、ＦＰＮデータを積分して再度各フィ
ールドメモリ１０６．１０７へ書き込むことによって、
複数フレームに亘ってＦＰＮデータが蓄積される。

〔発明が解決しようとする課題〕

ところで上記構成のＦＰＮ蓄積回路においては、フィー
ルドメモリ１０６又は１０７からセレクタ１０８を通り
加算器１０５での演算結果を再度フィールドメモリへ書
き込むパスが最長となり、この蓄積回路のクリティカル
バスとなる。したがってフィールドメモリ１０６及び１
０７のデータライトを制御する制御回路１０９のタイミ
ング設計もフィールド切り換え時には考慮が必要となり
、加算器１０５．セレクタ１０８及び制御回路１０９の
構成は複雑となるという問題点がある。

また画質向上のために、ＦＰＮ抑圧回路の他に、フィー
ルドメモリを用いた巡回型フィルタを組み込んで構成し
たノイズリデューサを含んだシステムに、上記構成の蓄
積回路を通用する場合には、蓄積回路出力とノイズリデ
ューサ出力のタイミング調整をも考えなければならず、
その場合には更に回路は複雑化する。

本発明は、従来の増幅型イメージセンサのＦＰＮ抑圧回
路に用いるＦＰＮ蓄積回路における上記問題点を解消す
るためになされたもので、少ない入力制御信号で構成す
ることができクリティカルパスを最短にしたＦＰＮ蓄積
回路をもつ増幅型イメージセンサのＦＰＮ抑圧回路を提
供することを目的とする。

〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、増幅型イメージセンサの素子固
有のＦＰＮを複数フレームに亘って蓄積し、演算処理に
よりＦＰＮを抑圧する回路において、前記ＦＰＮを蓄積
する手段は、縦続接続された第１のフィールドメモリと
第２のフィールドメモリを備え、且つ第２のフィールド
メモリの出力は、ＦＰＮデータを加算処理する演算回路
を介して第１のフィールドメモリの入力に帰還される巡
回型に構成するものである。

このように構成したＦＰＮ抑圧回路のＦＰＮ蓄積手段に
おいては、縦続接続した第１及び第２のフィールドメモ
リに１フレ一ム分のＦＰＮデータを蓄積したのち、次の
フレーム期間になると、１フレーム前のＦＰＮデータが
第１及び第２のフィールドメモリより帰還され、次のフ
レームのＦＰＮデータと加算されて第１及び第２のフィ
ールドメモリには２フレ一ム分のＦＰＮデータが蓄積さ
れる。これを繰り返すことにより、簡単な構成でクリテ
ィカルパスを最短にしたＦＰＮ蓄積手段で、少ない入力
制御信号により複数フレームに亘ってＦＰＮデータを積
分することができる。

〔実施例〕

次に実施例について説明する。第１図は、本発明に係る
ＦＰＮ抑圧回路におけるＦＰＮ蓄積回路の一実施例を示
すブロック構成図である０図において、１はデジタル化
されたＦＰＮデータの入力端子、２はＦＰＮ取り込みを
示す取り込み期間時“Ｈ“となるＦＰＮ取り込み信号の
入力端子、３はフィールドメモリ６及び７のリード・ラ
イトをするためのクロック入力端子、４はＦＰＮ取り込
み時は入力端子１よりのデータをスルーさせ、ＦＰＮ取
り込み終了後は出力を全てＬ”とし、フィールドメモリ
６．７に書き込まれたデータをフリーズするフリーズ回
路である。また５はフィールドメモリ７からの出力とフ
リーズ回路４の出力とを加算する加算器であり、該加算
器５の出力はフィールドメモリ６に入力されるようにな
っている。フィールドメモリ６及び７はＦＩＦＯで実現
されるフィールドメモリで縦続接続されており、８は蓄
積ＦＰＮデータの出力端子である。

第２図は、前記フリーズ回路４の構成例を示す回路構成
図で、ＦＰＮデータのビット製分のＡＮＤ回路９−１．
　９−２．　９−３．・・・・・により構成されており
、１０−１．１０−２．１０−３．・・・・、はフリー
ズ回路のデータ出力端子である。

次に、このように構成されたＦＰＮ蓄積回路の動作につ
いて説明する。第１図に示したように、フィールドメモ
リ６及び７は縦続接続され、加算器５と組み合わされて
巡回型の構成となっている。

入力端子１から入力されるＦＰＮデータは、ＦＰＮ取り
込み期間時はフリーズ回路４をスルーし、加算器５によ
り加算されてフィールドメモリ６へ取り込まれ、次のフ
ィールドではフィールドメモリ６のＦＰＮデータはフィ
ールドメモリ７へ転送されると共に、フィールドメモリ
６へは次のフィールドのＦＰＮデータが取り込まれ、フ
ィールドメモリ６．７には１フレ一ム分のＦＰＮデータ
が取り込まれることになる。

次いで、次のフレームの信号となると、フリーズ回路４
の出力は、フレームメモリ７から帰還された１フレーム
前のＦＰＮデータと共に同時に加算器５に入力されて加
算され、２フレ一ム分のＦＰＮデータとなりフィールド
メモリ６へ取り込まれる。この動作を所定の複数フレー
ムに亘って繰り返すことにより、複数回積分された蓄積
ＦＰＮデータが出力端子８へ出力される。積分回数はシ
ステム構成にもよるが、−船釣には２″回（ｎ＝１．２
．・・・・・）に設定し、出力端子８以鋒の回路で除算
して平均値を算出し、イメージセンサの画像信号より平
均化したＦＰＮデータを減じてＦＰＮを抑圧した画像信
号を得るようになっている。

このような多数回の積分により、ＦＰＮデータに混入す
るランダムノイズが低減され、精度の高いＦＰＮデータ
が得られ、ＦＰＮ抑圧回路でＦＰＮを効果的に低減する
ことができる。

以上のように本発明によるＦＰＮ蓄積回路においては、
従来のようにセレクタ、制御回路を用いて、フィールド
メモリへのＦＰＮデーデーき込み制御のためのイネーブ
ルコントロールや、フィールドインデックス信号による
メモリ書き込み制御及びセレクタの信号切り換え制御を
行うことなどは全く考慮する必要がなく、簡単な構成で
少ない入力制御信号で複数フレームのＦＰＮデータの積
分を行うことができ、従来のような長いクリティカルパ
スをなくすことができる。

またＦＰＮ抑圧回路とノイズリデューサをもつシステム
へ適用する場合も、ＦＰＮ蓄積回路はノイズリデューサ
と同じタイミングで動作させることができるため、新た
な回路を追加してタイミングを合わせることなく、シス
テム内に容易に組み込むことが可能である。

［発明の効果］ 以上実施例に基づいて説明したように、本発明によれば
、フィールドインデックス信号によるフィールドメモリ
の書き込み制御及びＡ、Ｂフィールド信号切り換え制御
等を行う制御回路やセレクタを必要とセす、簡単な構成
でクリティカルバスを最短にした蓄積手段で、少ない入
力制御信号により、複数フレームに亘ってＦＰＮデータ
を積分蓄積することができる。

またノイズリデューサと同じタイミングで動作させるこ
とが可能となるので、ＦＰＮ抑圧回路とノイズリデュー
サを含むシステムにも容易に適用することができる。

【図面の簡単な説明】

第１図は、本発明に係るＦＰＮ抑圧回路におけるＦＰＮ
蓄積回路の一実施例を示すブロック構成図、第２図は、
第１図のフリーズ回路の構成例を示す図、第３図は、従
来のＦＰＮ蓄積回路の構成例を示すブロック構成図、第
４図は、第３図に示したＦＰＮ蓄積回路の動作を説明す
るためのタイミングチャートである。 図において、工はＦＰＮデータ入力端子、２はＦＰＮ取
り込み信号入力端子、３はフィールドメモリのリード・
ライトクロンク入力端子、４はＦＰＮデーデーリーズ回
路、５は加真器、６．７はフィールドメモリ、８は蓄積
ＦＰＮデータ出力端子を示す。 特許出願人　オリンパス光学工業株式会社第１図 ２：ＦＰＮ取り込み信号入力端子　　　　８：ＦＰＮデ
ータ出力端子３：フィールドメモリのリード◆ライトク
ロック入力端子 第２図

Claims (1)

1. 【特許請求の範囲】 １、増幅型イメージセンサの素子固有の固定パターンノ
   イズを複数フレームに亘って蓄積し、演算処理により固
   定パターンノイズを抑圧する回路において、前記固定パ
   ターンノイズを蓄積する手段は、縦続接続された第１の
   フィールドメモリと第２のフィールドメモリを備え、且
   つ第２のフィールドメモリの出力は、固定パターンノイ
   ズデータを加算処理する演算回路を介して第１のフィー
   ルドメモリの入力に帰還される巡回型に構成されている
   ことを特徴とする増幅型イメージセンサにおける固定パ
   ターンノイズ抑圧回路。 ２、前記固定パターンノイズ蓄積手段は、その前段に、
   該蓄積手段への固定パターンノイズデータ入力を制御す
   るためのフリーズ回路を備え、該フリーズ回路は、前記
   固定パターンノイズ蓄積手段に固定パターンノイズデー
   タを複数フレームに亘って蓄積させたのち、該蓄積デー
   タをフリーズさせるように構成されていることを特徴と
   する請求項１記載の増幅型イメージセンサにおける固定
   パターンノイズ抑圧回路。 ３、前記第１及び第２のフィールドメモリは、ＦＩＦＯ
   方式のメモリにより構成されていることを特徴とする請
   求項１又は２記載の増幅型イメージセンサにおける固定
   パターンノイズ抑圧回路。