JPH04127341A - バッファメモリのエラー処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要］ キャッシュなどのバッファメモリにおいてエラー発生時
にリトライを可能にするためのエラー処理方式に関し バッファメモリの特定のウェイに固定故障が存在した場
合でも、リトライを可能にすることを目的とし 最近行われたアクセスの順序がＬＲＵ情報で管理される
複数のウェイをもつバッファメモリにおいて、アクセス
要求がヒントしたバッファメモリの１つのウェイでエラ
ーが発生した場合、バッファメモリの全てのウェイを一
旦無効とし１次に行う上記アクセス要求のリトライは、
ＬＲＵ情報に基づいて決定される置換ウェイで実行され
るように構成した。

〔産業上の利用分野〕

本発明は、キャッシュなどのバッファメモリにおいてエ
ラー発生時にリトライを可能にするためのエラー処理方
式に関する。

本発明は、特に複数のウェイからなるバッファメモリに
おいて、あるウェイにエラーが発生した場合、他のウェ
イを用いてリトライを行うことができるようにして、特
定ウェイの固定故障に基づくエラーをリトライ時に回避
可能にする。

〔従来の技術〕

第３図は、バッファメモリをもつシステムの従来例の構
成図である。

第３図において。

１は命令解読部（ＩＰＵ）であり、プログラムの命令読
み出しを行って読み出した命令データを解読し、その実
行制御を行う。

２は演算部（ＥＰＵ）であり、命令解読部（ＩＰＵ）１
からの制御信号により指示された演算について、必要な
オペランドデータを読み出し、演算処理を行う。

３は主記憶装置（ＭＳＵ）であり、命令データやオペラ
ンドデータが格納されており、また処理結果のデータが
格納される。

４は記憶制御部（ＳＣＵ）であり、命令解読部（ＩＰＵ
）ｌおよび演算部（ＥＰＵ）２からの命令読み出しおよ
びオペランド読み出しの要求を受は付けて主記憶装置（
ＭＳＵ）３のアクセス制御を行う。

５は高速のバッファメモリ（ＬＢＳ）であり。

複数のウェイをもち、それぞれ主記憶装置（ＭＳＵ）３
のデータとアドレスをブロック単位に保持しく保持され
ているアドレスはＴＡＧと呼ばれる）、主記憶装置（Ｍ
ＳＵ）３に対するアクセス要求をバッファメモリ（ＬＢ
Ｓ）上で実行させることにより、アクセス時間を短縮す
る。

６はムーブイン制御回路であり、アクセス要求されたア
ドレスのデータがバッファメモリ（ＬＢＳ）５のいずれ
のウェイにも存在せず、ミスヒツトとなったとき、デー
タの入れ換えを行うため無効（空き）のウェイを選択し
、無効のウェイがない場合には、各ウェイ間の最新のア
クセス順序を管理するＬＲＵ情報に基づいて最近のアク
セスがもっとも旧いウェイを選択し、そのウェイに主記
憶装置（ＭＳＵ）３から必要なデータブロックを読み出
してアドレスとともにバッファメモリに格納する。この
選択されたウェイは、置換ウェイと呼ばれる。

命令解読部（ＩＰＵ）１または演算部（ＥＰＵ）２から
のデータのアクセス要求が発信されると、記憶制御部（
ＳＣＵ）４は、アクセス要求されたアドレスとバッファ
メモリ（ＬＢＳ）５の各ウェイのＴＡＧのアドレスを照
合し、いずれかのウェイで一致（ヒツト）すればそのデ
ータを読み出してアクセス要求元装置へ送出する。しか
しいずれのウェイでもアドレスが不一致（ミスヒツト）
であった場合には、ムーブイン制御回路６にムーブイン
を指示して、アクセス要求されたアドレスを含むデータ
のブロックを主記憶装置（ＭＳＵ）３から読み出し、バ
ッファメモリ（ＬＢＳ）５０１つのウェイに格納させる
。

ムーブイン制御回路６は、バッファメモリ（ＬＢＳ）５
の各ウェイについての最近のアクセス順序を示すＬＲＵ
情報を管理しており、データブロックのムーブインを指
示されると、無効ウェイがあればそれを使用してムーブ
インを行うが、無効ウェイがない場合にはＬＲＵ情報を
参照して、各ウェイの中で最後にアクセスが行われた時
点が最も旧い１つのウェイを選択し、そして主記憶装置
（ＭＳＵ）３からアクセス要求のあったアドレスのデー
タブロックを読み出してそのウェイに書き込む（ムーブ
イン）。

この後、先にアクセスがミスヒツトとなっていたアクセ
ス要求がリトライされ、今度は、ムーブインが行われた
ウェイでヒツトして、目的のデータが読み出される。

ところで、バッファメモリ（ＬＢＳ）５０ウエイにα線
などのソフトエラーによる間欠故障や素子などの物理的
破壊による固定故障が生じると。

読み出されたＴＡＧのアドレスやデータにパリティエラ
ーが検出され、それに基づきそのウェイは無効にされる
。そのためアクセス要求がリトライされると、今度はミ
スヒツトとなり、ムーブインが指示され、先の無効とな
るウェイが選択されてそこに目的のアドレスを含むデー
タブロックがムーブインされる。そのウェイのエラーが
間欠故障であった場合には、ウェイにムーブインされた
データブロックのデータは正しいものとなり、アクセス
要求のリトライは成功するが、固定故障のエラーであっ
た場合には再びデータエラーが生しリトライに失敗する
。

従来のエラー処理方式では、アクセス要求のリトライが
連続して一定回数繰り返されるとリトライは中止され、
そのエラーを生じたウェイの切り離し制御が行われる。

〔発明が解決しようとする課題］ 従来のバッファメモリのエラー処理方式では。

バッファメモリの特定のウェイに固定故障が発生した場
合、アクセス要求のリトライが不可能になるという問題
があった。

本発明は、バッファメモリの特定のウェイに固定故障が
存在した場合でも、リトライを可能にすることを目的と
している。

〔課題を解決するだめの手段〕

本発明は、上記の課題を解決するため、ノ＼ツファメモ
リの特定ウェイにエラーが検出されるとそのウェイのみ
でなく全てのウェイを一旦無効化し、続いて行われるリ
トライでミスヒントとなったときの置換ウェイは、最近
のアクセス順序を示すＬＲＵ情報で決定されるようにし
て、ＬＲＵ情報が直前にアクセスされたエラー発生ウェ
イを置換ウェイとしては決して指示しないことからエラ
ー発生ウェイとは異なるウェイでムーブインとアクセス
のリトライが行われるようにする。これにより固定故障
をもつウェイでリトライが繰り返される事態を回避する
。

第１図は２本発明の原理構成図である。

第１図において。

１ば命令解読部（ＩＰＵ）であり、命令実行制御を行う
。

２は演算部（ＥＰＵ）であり、命令で指示された演算を
実行する。

３は主記憶袋′ｔ（ＭＳＵ）であり５プログラムやデー
タが格納される。

４は記憶制御部（ＳＣＵ）であり、ＴＰＵＩやＥＰＵ２
からのアクセス要求を受は付け、そのアクセス処理を行
う。

５は複数のウェイからなるバッファメモリ　（ＬＢＳ）
であり、ウェイにＭＳｔＪ３からデータブロックを読み
出しておいて、ここでアクセスを行わせる。ＬＢＳ５の
各ウェイに格納されているデータブロックのアドレスは
ＴＡＧに登録され、　　ＬＢＳ５にアクセス対象アドレ
スのデータがあるかどうかはＴＡＧを参照して行われる
。

６はムーブイン制御回路であり、ＬＢＳ５の各ウェイに
要求されたアドレスのデータが存在しない場合（ミスヒ
ツト）、１つのウェイを選択して必要なデータブロック
をＭＳＵ３から読み出し格納する。このときデータブロ
ックアドレスをＴＡＧに登録する。図示されているウェ
イを選択する論理は、無効のウェイが１つあればそれを
当て。

無効のウェイがＯまたは２つ以上のときはＬＲＵ情報に
したがって１つのウェイを決定するものであるが、少な
くとも全ウェイが無効の場合にＬＲＵ論理が適用される
ものであればよく、またエラー発生時と正常時とで論理
を変えてもよい。

７は、ＬＲＵメモリであり、ＬＢＳ５の各ウェイ間での
最近のアクセス順序を示すＬＲＵ情報を管理する。ＬＲ
ＬＪ情報は、ＬＢＳ５の各ウェイがアクセスされるごと
にこの順序情報は更新される。

８は、アクセス制御回路であり、アクセス要求されたア
ドレスのデータがＬＢＳ５に格納されているかどうかを
ＴＡＧで調べ、格納されていればデータを読み出してア
クセス元に送り、格納されていなければそのアドレスを
ムーブイン制御回路６に送ってムーブインを行わせる。

９は、エラー検出回路であり、ＬＢＳ５から読み出され
たデータにエラーが検出された場合、ＬＢＳ５の全ウェ
イを無効化し、アクセスをリトライさせる。

〔作　用］ 第１図に示された本発明の構成によればＬＢＳ５でのア
クセスがヒツトして　データが読み出されたときエラー
が検出されたならば、アクセスのリトライが行われる。

しかしそのときＬＢＳ５の全ウェイは無効化されている
ためそのリトライはミスヒツトとなり、ムーブインが指
示される。

ここで無効化ウェイの数が、１以外の数である全ウェイ
数（＝４とする）に等しいため、ＬＲＵメモリ７に基づ
く置換ウェイの選択が行われる。

このＬＲＵメモリ７のＬＲＵ情報が示す最近のウェイの
アクセス順序から最新のアクセス時点がもっとも旧いウ
ェイが置換ウェイとして選択される。

ここで置換ウェイとして選択されたウェイは、前述した
ように直前のアクセスでエラーを検出されたウェイとは
必ず異なるものとなる。

ここで選択された置換ウェイに、アクセスが必要とされ
るデータブロックのムーブインが実行され、その後でア
クセスのリトライが行われ、今度はヒツトする。もしも
先に発生したエラーがウェイの固定故障によるものであ
った場合には、今度はウェイが変わっているのでデータ
エラーは発生せずリトライを成功させることができる。

〔実施例〕

第２図は本発明の実施例の構成図であり、記憶制御部（
ＳＣＵ）のバッファメモリ機構を示す。

第２図において、５ばバッファメモリ（ＬＢＳ）、６は
ムーブインｆｆｌ１御回路、７はＬＲＵメモリ　　１０
−１〜１０−４ばウェイ別のＴＡＧメモリ、１１−１〜
１１−４はうエイ別のデータメモＩＪ、１２はタグアド
レスレジスタ（ＴＡＲ）。

１３はムーブインアドレスレジスタ（ＭｉＡＲ）。

１４はＭＳＵインターフェース制扉回路であった。

ＴＡＧメモリ　１Ｏ−１〜１Ｏ−４の各ウェイには、そ
れぞれデータメモリの各うエイ１１−１〜１１−４に格
納されているデータブロックごとにそのブロックアドレ
スである上位アトルスと、そのデータブロックが有効か
無効かを示すバリッドビットＶと、そのデータブロック
が更新されたかどうかを示す変更ピッ）Ｃとを含むＴＡ
Ｇが登録されている。

ここで、■−〇は無効、Ｖ＝１は有効、Ｃ−０は変更な
し、Ｃ＝１は変更あり、を表すものとされる。

第１図のＩＰＵＩやＥＰＵ２からのＬＢＳ５への読み出
し／書き込み要求のアドレスは、要求内容とともに第２
図のＴＡＲ１２にセットされる。

ＴＡＲ１２からＴＡ（、メモリ　１０−１〜１Ｏ−４の
ＴＡＧを読み出して一致するウェイが存在するか否かを
判定する。一致したウェイが存在した場合には該ウェイ
のデータメモリ（１１−１〜１１−４の１つ）からの読
み出しデータを選択して。

要求元にデータを転送すると同時に、ＬＲＵメモリ７を
更新して、ＬＲＵ情報すなわちウェイ間のアクセス順序
情報を変更する。

一致したウェイが存在しなければ、ムーブイン制御回路
６はＭＳＵインターフェース制御回路１４を通してＭＳ
Ｕの読み出しを行うと同時にＬＲＵメモリ７の内容を読
み出して、置換／登録するウェイを選択する。この時、
有効でない■＝０のブロックを持つウェイが存在すれば
それらの中から登録するウェイを選択する。

ＬＢＳ５のＴＡＧメモリあるいはデータメモリからＴＡ
Ｇあるいはデータの読み出しを行った時にエラー（パリ
ティチエツクなどによる）が検出される場合がある０本
発明ではエラーの検出された場合にはアクセスしたアド
レスに対応する全ウェイのブロックのＴＡＧを無効化し
ている０図示の各ブロックのバリッドピットを■＝０と
してＴＡＧの書き込みを行うが、別に各ウェイごとに統
括的なバリンドフラグを設けて制御することができる。

その後、リトライのためハードウェアあるいはソフトウ
ェアにより再度同一のアクセスが行われた場合、対応す
るアドレスのブロックのＴＡＧが全ウェイで無効のため
、ＬＲＵメモリ７を参照してムーブイン対象の置換ウェ
イを決定するが、工ラーを生じたアクセスが最後のアク
セスとなっているので、ＬＲＵメモリ７を参照した場合
、エラーを生したウェイが再度ムーブイン対象となるこ
とがない。したがって、ＴＡＧメモリやデータメモリに
固定故障が存在しても必ずリトライが成功することを保
証できる。一般に本実施例のようなハ・７フアメモリで
は各ウェイの切り離し機構が装備されているから、エラ
ー以降のアクセスで再度エラーを検出すれば該ウェイを
切り離す等の手段により装置の可用性をそこねることな
く処理が続行できるようになる。

（発明の効果〕 本発明によれば、ハードウェア量をあまり増加させるこ
となくバッファメモリに固定故障が生じても、リトライ
の成功を保証でき、情報処理装置の信転性と利用性を向
上させることができる。

【図面の簡単な説明】

第１図は本発明の原理構成図２第２図は本発明実施例の
構成図、第３図はバッファメモリをもつシステムの従来
例の構成図である。 第１図中。 １：命令解読部（ＩＰＵ）。 ２：演算部（ＥＰＵ） ３：主記憶装置（ＭＳＵ）。 ４：記憶制御部（ＳＣＵ） ５：バッファメモリ（ＬＢＳ） ６：ムーブイン制御回路 １：ＬＲＵメモリ ８：アクセス制御回路。 ９：エラー検出回路。

Claims (2)

【特許請求の範囲】
1. （１）最近行われたアクセスの順序がＬＲＵ情報で管理
   される複数のウェイをもつバッファメモリにおいて、 アクセス要求がヒットしたバッファメモリの１つのウェ
   イでエラーが発生した場合、バッファメモリの全てのウ
   ェイを一旦無効とし、 次に行う上記アクセス要求のリトライは、ＬＲＵ情報に
   基づいて決定される置換ウェイで実行されるようにする
   ことを特徴とするバッファメモリのエラー処理方式。
2. （２）請求項第（１）項において、ＬＲＵ情報に基づく
   置換ウェイの決定は、無効のウェイの数が０か２以上の
   場合に行うことを特徴とするバッファメモリのエラー処
   理方式。