JPH04125751A - パリティチェック回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体メモリ等の記憶装置のパリティチェック回路に関
し、 書込時点での異常検出を可能とし、また異常書込発生の
時点を検知できるようにして記憶装置又はその記憶デー
タの信鯨性を高め得るパリティチェック回路の提供を目
的とし、 データバスを伝送されるデータがデータトランシーバを
介して与えられ、これを前記データのパリティチェック
ビットと共に書き込む記憶装置のパリティチェック回路
において、前記パリティチェックビットを作成する第１
パリティジェネレータと、前記データトランシーバを介
して記憶装置へ与えられるデータのパリティチェックビ
ットを作成する第２パリティジェネレータと、第１．第
２パリティジェネレータが作成したパリティチェックビ
ットを比較する比較手段とを備え、比較結果が不一致で
ある場合に異常を報知すべくなすように構成する。

〔産業上の利用分野〕

本発明は半導体メモリ等の記憶装置のパリティチェック
回路に関するものである。

〔従来の技術〕

記憶装置にデータを書き込むに際しては例えば特開昭５
６−１１９９９７号公報に記載されたようにパリティチ
ェックビットをも併せて書込む。

第４図はこのようなパリティチェックビットを作成する
と共に、記憶装置からのデータ読出し時にパリティチェ
ックを行うパリティチェック回路の１例を示している。

図において４は半導体メモリ等の記憶装置であり、デー
タバス８を介して伝送されてきたデータは双方向のデー
タトランシーバ３を介して記憶装置４のデータ端子に与
えられ、別途与えられるアドレス（図示せず）に対応す
る番地に書き込まれる。データバス８を伝送されてきた
データはパリティジェネレータ１にも入力され、ここで
そのパリティチェックビットが作成され、パリティチェ
ックビットはパリティビットｖＡ９へ出力され、パリテ
ィビット線９から前記データトランシーバ３を介して記
憶装置４のパリティ入力端子へ与えられ、前記データと
関連づけて書き込まれる。

データトランシーバ３はデータバス８及びパリティビッ
ト線９に複数連なる記憶装置等の各種装置にデータバス
８を転送されるデータを選択的に与えるために、データ
バス８と各装置との間に設けるものである。データトラ
ンシーバ３にはデータイネーブル線１０が接続されてお
り、ここにデータイネーブル信号「が与えられるとデー
タトランシーバ３のデータ通過が許される。記憶袋Ｗ４
はその書込制御端子−ｒｉｔｅに書込信号寵が与えられ
ると、上述の如くしてデータ及びパリティチェックビッ
トを書き込む。

一方、書込信号作がハイレベルにあるときは続出モード
で動作し、与えられたアドレスに書き込まれているデー
タが読出され、データトランシーバ３を介してデータバ
ス８へ出力され、ここからパリティジェネレータ１へ入
力される。そしてパリティジェネレータ１が作成したパ
リティチェックビットはＥｘ−ＯＲ回路１１へ入力され
る。

一方、記憶装置４のパリティ出力端子からは当該データ
のパリティチェックビットが読出されＥｘ−ＯＲ回路１
１へ入力される。ＥＸ−ＯＲ回路１１は両者が不一致で
ある場合に“Ｈ”レベルの信号を発するが、この出力は
記憶装置４のチップセレクト信号Ｃ８をクロックとする
フリッブフロンブ７Ａ−データ信号りとして与えられる
。従ってＥｘ−ＯＲ回路１１出力が“Ｈ”レベルである
ときにフリップフロップ７の出力Ｑが“Ｈ”レベルとな
り、これを異常を報知するエラー信号として記憶装置４
をアクセスしたｃｐｕ　（図示せず）等の他の装置へ与
えることになる。

〔発明が解決しようとする課題〕

以上の如き従来のパリティチェック回路においては記憶
装置４に書き込まれたデータの異常をこれから読出す際
に検出することになる。従って書込時点での異常検出、
又は異常書込発生の時点の検知をすることができない。

具体的には、データトランシーバ３から記憶装置４にデ
ータを与えるタイミングが悪い場合に、このデータがパ
リティチェックビット作成に係るデータ（つまりパリテ
ィジェネレータ１へ入力されたデータ）と相異すること
があり、誤データが書込まれる等のことがある。

本発明は斯かる問題点を解決するためになされたもので
あり、記憶装置への書込時にもパリティチェックをする
構成とすることにより、書込時点での異常検出を可能と
し、また異常書込発生の時点を検知できるようにして記
憶装置又はその記憶データの信鯨性を高め得るパリティ
チェック回路の提供を目的とする。

〔課題を解決するための手段〕

第１図は本発明のパリティチェック回路のブロック図で
ある。本発明の回路では、記憶装置４への書込時におい
て、データバス８からのデータのパリティチェックピン
トを作成する第１パリティジェネレータ１と、データト
ランシーバ３を介して記憶装置４へ与えられるデータの
パリティチェックビットを作成する第２パリティジェネ
レータ２と、これらのパリティジェネレータ１．２が作
成したパリティチェックビットを比較する比較手段５と
を備えることとしている。

その他比較手段５の出力はフリップフロップ６に与えら
れるようにしてあり、その出力を異常を報知するエラー
信号としている。またＥｘ−ＯＲ回路１１及びフリップ
フロップ７は記憶装置４からの続出時のパリティチェッ
クのためのものであり、この部分は従来同様の構成であ
る。

〔作用〕

データバス８を伝送されるデータを記憶装置４へ書込む
際、第１パリティジェネレータ１はそのパリティチェッ
クビットを作成して比較手段５の一人力とすると共にデ
ータトランシーバ３へ与える。データイネーブル線１０
を介してデータイネーブル信号面「が与えられるとデー
タトランシーバ３はこのパリティチェックビット及びデ
ータバス８を伝送されるデータの通過を許し、チップセ
レクト信号山、書込信号作が与えられた記憶装置４にそ
のデータ及びパリティチェックビットを書込ませる。こ
のときデータトランシーバ３を通過したデータは第２パ
リティジェネレータ２へ入力され、パリティチェックビ
ットが作成され、これが比較手段５の他人力となる。

第１．第２パリティジェネレータ１，２が作成したパリ
ティチェックビットは通常は同一であるが、その場合は
比較手段５出力は“Ｌ”レベルであるが、異常な場合は
両パリティチェフクビットは異なることがあり、比較手
段５出力は“Ｈ”レベルとなる。この“Ｈ″レベル出力
書込信号−Ｒでフリップフロップ６にラッチされ、′Ｈ
″レベルのエラー信号として出力されることになる。

続出時の動作は第４図に示した従来のものと同様であり
、記憶装置４から読出されたデータはデータトランシー
バ３を介して第１パリティジェネレータ１に与えられ、
これが作成したパリティチェックビットと記憶装置４か
ら読出されたパリティチェックビットとがＥｘ−ＯＲ回
路１１へ与えられ、不一致゛の場合のＥｘ−ＯＲ回路１
１の“Ｈ”レベル出力がフリップフロップ７にラッチさ
れてエラー信号として出力される。

〔実施例〕

以下本発明をその実施例を示す図面に基いて詳述する。

第２図は本発明のパリティチェック回路の実施例を示し
、基本的には第１図に示す回路と同様であるが、記憶装
置４はいずれも半導体メモリよりなるデータメモリ４ａ
及びパリティメモリ４ｂとに分けて表しである。またパ
リティメモリ４ｂに書込むパリティチェックビットはデ
ータトランシーバ３を介さず第１のパリティジェネレー
タ１から直接与えるようにしである。

８ビツトのデータバス８にはＣＰＵ　１２．第１パリテ
ィジェネレータ１及びデータトランシーバ３が接続され
ている。第１パリティジェネレータ１はパリティチェッ
クビットを作成して出力端子Ｐからパリティチェックビ
ットを出力する。この出力端子ＰはＣＰＵ　１２に連な
るパリティビットｇ　９　、　Ｅｘ−ＯＲ回路１１．Ｅ
ｘ−ＯＲ回路からなる比較手段５及びパリティメモリ４
ｂの入力端子ＩＮに接続されている。データトランシー
バ３にはＣＰＵ１２からデータイネーブル線１０を介し
てローアクティブのデータイネーブル信号「が与えられ
る。データトランシーバ３の一方のデータ端子はデータ
バス８に接続され、他方のデータ端子はデータメモリ４
のデータ入出力端子Ｄｏ　−０７に接続され、また第２
パリティジェネレータ２に接続されている。

第２パリティジェネレータ２が作成したパリティチェッ
クビットはその出力端子Ｐから出力されるが、この端子
Ｐは比較手段５の一人力端子と接続されている。比較手
段５の出力端子はフリップフロップ６のデータ入力端子
りに接続している。

パリティメモリ４ｂのデータ出力端子ＯＵＴはＥｘ−Ｏ
Ｒ回路１１の一人力端子に接続されており、Ｅｘ−ＯＲ
回路１１の出力端子はフリップフロップ７のデータ入力
端子りに接続されている。フリップフロップ６゜７のク
ロック端子ＣＬＫには書込信号印及びチップセレクト信
号面が夫々与えられるようにしである。

そしてフリップフロップ６．７の出力Ｑを夫々書込時及
び続出時のエラー信号としてＣＰＵ　１２又は他の図示
しない装置へ与えるようにしている。

次にこの回路の動作につき説明する。まず記憶装置４か
らの続出時の動作は従来と同様である。

ＣＰＵ　１２は図示しないアドレスバスを通して記憶装
置４ヘアドレス信号を与えると共に、書込信号層は“Ｈ
”レベルにする一方、チップセレクト信号を“Ｈ”から
“Ｌ”レベルにする。そうするとアドレス信号に該当す
る番地のデータ及びパリティチェックピントがデータメ
モリ４ａ＋パリテイメモリ４ｂの夫々から読出される。

これと同時的にデータイネーブル信号面「がデータトラ
ンシーバ３に与えられるので読出されたデータはデータ
トランシーバ３を介してデータバス８へ出力されＣＰＵ
　１２及び第１パリティジェネレータ１へ与えられる。

第１パリティジェネレータ１はそのパリティチェックビ
ットを作成し、これがＥｘ−ＯＲ回路１１へ与えられる
。一方、パリティメモリ４ｂから読出されたパリティチ
ェックビットもＥｘ−ＯＲ回路１１へ与えられるから、
ここで両者の比較が行われる。読出したデータ及びパリ
ティチェックビットが正常な場合は両パリティチェック
ビットは一致するからその出力は“Ｌ”であり、フリッ
プフロップ７よりエラー信号は出力されない。

これに対していずれかに異常がある場合は不一致となり
ＥＸ−ＯＲ回路１１の出力がＨ”レベルとなり、これが
フリップフロップ７にラッチされてエラー信号として出
力される。

次に本発明の要旨である信号書込時の動作について説明
する。第３図は書込時のタイムチャートを記している。

正常時にはデータイネーブル信号■［は書込信号層と同
期的に与えられるのであるが、令弟３図に矢符で示すよ
うに、外部雑音により書込信号層の本来゛Ｈ”レベルで
ある期間に“Ｌ”レベルに転じたものとする。

さて正常時においてはＣＰｔ１１２がデータバス８にデ
ータＤｏ　−０７を発する。このデータは第１パリティ
ジェネレータ１及びデータトランシーバ３へ入力される
。第１パリティジェネレータ１はパリティビットＰＴＹ
を作成し、これをパリティメモリ４ｂ。

Ｅｘ−ＯＲ回路１１及び比較手段５へ与える。データイ
ネーブル信号■「がＬ”レベルに転じるとデータトラン
シーバ３はデータＤＯ〜Ｄ７を通過させ、これをデータ
メモリ４ａ及び第２パリティジェネレータ２へ与える。

書込信号寵が“Ｌ”になってデータメモリ４ａにはデー
タＤＯ〜Ｄ７が、またパリティメモリ４ｂには第１パリ
ティジェネレータ１が出力したパリティチェックビット
ＰＴＹを書込む。

一方、第２パリティジェネレータ２はデータトランシー
バ３から人力されたデータＤＯ〜Ｄ７のパリティチェッ
クビットＰＴＹ　’を作成し、これを比較手段５へ与え
る。比較手段５は第１．第２パリティジェネレータ１，
２からのパリティチェックビットＰＴＹ、　ＰＴＹ’を
比較するが、両者が正常である場合には一致しているの
で出力は“Ｌ”レベルである。

データイネーブル信号面「が“Ｌ”から“Ｈ”に転じる
とデータバス８にはこの記憶装置４への書込対象とは異
なるデータが伝送されることになる。そうするとこの伝
送でデータが入力されている第１パリティジェネレータ
１がこの間出力するパリティチェックビットＰＴＹと、
前記伝送データとは無関係なデータ　（このときデータ
メモリ４ａに与えられているアドレス信号に対応して読
出されるデータ）が入力されている第２パリティジェネ
レータ２が出力するパリティチェックビットＰＴＹ　’
とは相異することがあり、比較手段５の出力が“Ｈ”レ
ベルになる。しかし正常時は第３図に◎で示すようにフ
リップフロップ６のクロックである書込信号層はＨ”レ
ベルのままであるので、比較手段５の“Ｈ”レベル出力
はラッチされることがなく、従って書込時のエラー信号
は”Ｌ”レベルのままである。

然るところ前述の如く第３図に矢符で示したタイミング
で書込信号籠が“Ｌ″レベル転じたものとすると、両パ
リティジェネレータ１，２の出力ＰＴＹ、　ＰＴＹ　’
が不一致であるときに比較手段５の“Ｈ”レベル出力を
フリップフロップ６が書込信号層の立下り時にラッチし
、その出力Ｑが“Ｈ”レベルとなり、書込時エラー信号
が発せられることとなる。

このエラー信号は適宜のレジスタに記憶させ或いはＣＰ
Ｕ　１２への割込信号として用いる。これにより書込時
にエラーが発生したことを実時間で検知することが可能
になる。

〔発明の効果〕

以上の如き本発明による場合は記憶装置へのデータ書込
の際にもエラーの発生を実時間に知ることができる。従
って書込を再度実行させて不良書込を無くすことができ
る。また関連するハードウェア、ソフトウェアに不良が
ある場合は書込再実行の際にも書込時エラー信号が発生
する状況が再現されるから、ハードウェアの保守、ソフ
トウェアのデバッグに有効である。このように本発明回
路は記憶装置、記憶データ更にはシステムの信軽性向上
に顕著な効果を奏する。

【図面の簡単な説明】

第１図は本発明回路のブロック図、第２図は本発明の実
施例の概略回路図、第３図はその書込時のタイムチャー
ト、第４図は従来の回路のブロック図である。

Claims (1)

【特許請求の範囲】
1. １、データバス（８）を伝送されるデータがデータトラ
   ンシーバ（３）を介して与えられ、これを前記データの
   パリティチェックビットと共に書き込む記憶装置（４）
   のパリテイチェック回路において、前記パリティチェッ
   クビットを作成する第１パリティジェネレータ（１）と
   、前記データトランシーバ（３）を介して記憶装置（４
   ）へ与えられるデータのパリティチェックビットを作成
   する第２パリティジェネレータ（２）と、第１、第２パ
   リティジェネレータ（１）（２）が作成したパリティチ
   ェックビットを比較する比較手段（５）とを備え、比較
   結果が不一致である場合に異常を報知すべくなしてある
   ことを特徴とするパリティチェック回路。