JPH04122153A - ４相ｐｓｋ復調器のａｇｃ回路 - Google Patents
４相ｐｓｋ復調器のａｇｃ回路Info
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- JPH04122153A JPH04122153A JP24504690A JP24504690A JPH04122153A JP H04122153 A JPH04122153 A JP H04122153A JP 24504690 A JP24504690 A JP 24504690A JP 24504690 A JP24504690 A JP 24504690A JP H04122153 A JPH04122153 A JP H04122153A
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- 230000000694 effects Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
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- 230000004807 localization Effects 0.000 description 1
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
受信信号を可変減衰回路を介して直交検波器に入力し再
生搬送波で直交検波し２系列の検波出力を夫々Ａ／Ｄ変
換して主信号データとし該主信号データと並列に減衰器
を介しディジタル化した２系列の検波出力を入力する制
御回路の出力（Ｖｃ）により該可変減衰回路の減衰量を
制御する４相ＰＳＫ復調器のＡＧＣ回路に関し、 ４相ＰＳＫ復調器の主信号のＡ／Ｄ変換器は、その符号
化利得が最大の出力値を引き出せて、且つＡＧＣの可変
減衰回路の制御信号を得る為の検出ループのＡ／Ｄ変換
器の振幅の精度は前記主信号のＡ／Ｄ変換器の振幅の精
度と少くとも同じで、振幅の精度が落ちない様なＡＧＣ
回路を目的とし、直交検波出力の減衰器の出力のアナロ
グ信号をディジタル信号に変換する制御信号検出用のＡ
／Ｄ変換器の符号化ビット数Ｈを前記主信号データに変
換するＡ／Ｄ変換器の符号化ビット数Ｎより少くとも１
ビットだけ大きく選ぶように構成する。
生搬送波で直交検波し２系列の検波出力を夫々Ａ／Ｄ変
換して主信号データとし該主信号データと並列に減衰器
を介しディジタル化した２系列の検波出力を入力する制
御回路の出力（Ｖｃ）により該可変減衰回路の減衰量を
制御する４相ＰＳＫ復調器のＡＧＣ回路に関し、 ４相ＰＳＫ復調器の主信号のＡ／Ｄ変換器は、その符号
化利得が最大の出力値を引き出せて、且つＡＧＣの可変
減衰回路の制御信号を得る為の検出ループのＡ／Ｄ変換
器の振幅の精度は前記主信号のＡ／Ｄ変換器の振幅の精
度と少くとも同じで、振幅の精度が落ちない様なＡＧＣ
回路を目的とし、直交検波出力の減衰器の出力のアナロ
グ信号をディジタル信号に変換する制御信号検出用のＡ
／Ｄ変換器の符号化ビット数Ｈを前記主信号データに変
換するＡ／Ｄ変換器の符号化ビット数Ｎより少くとも１
ビットだけ大きく選ぶように構成する。
本発明はディジタル無線通信の受信装置の４相ＰＳＫ復
調器におけるＡＧＣ回路に関する。
調器におけるＡＧＣ回路に関する。
〔従来の技術］
従来の４相ＰＳＫ復調器のＡＧＣ回路は、第４図に示す
如く、受信した無線周波数の４相ＰＳＫ波を１局部発振
器の出力とミクスし周波数変換した中間周波信号の経路
に可変減衰回路１０を設け。
如く、受信した無線周波数の４相ＰＳＫ波を１局部発振
器の出力とミクスし周波数変換した中間周波信号の経路
に可変減衰回路１０を設け。
その出力を直交位相のハイブリッド２０で２分岐し。
後段の夫々Ａ／Ｄ変換器５０．．５０２で変換したディ
ジタル符号からＣＲ回路／ＢＴＲ回路７０で再生した搬
送波により、検波器３０．．３０．で乗算し直交検波す
る。
ジタル符号からＣＲ回路／ＢＴＲ回路７０で再生した搬
送波により、検波器３０．．３０．で乗算し直交検波す
る。
そして検波出力の２系列のアナログ信号を別々にフィル
タ４０．．４０□で帯域制限し、 Ａ／Ｄ変換器５０１
゜５０２で符号化した出力１例えば各８ビットの２値信
号に変換し、その上位３ ｂｉｔのＩｃｈデータとＱｃ
ｈデータを再生データとするが、一方で、前記８ビット
の２値信号をコード変換器６０．．６０．で変換し、第
５図の（ａ）のコード変換出力の極性振幅表示の如く、
そのＭＳＢ １ ｂｉｔの正負の極性表示用を除き、
残り７ ｂｉｔを振幅表示用として該７ ｂｉｔの振幅
ｂｉｔを加算器８０で加算する。そして該加算器の出力
の８ビットのＭＳＢを除く上位３ビットと該Ａ／Ｄ変換
器５０．．５０２の入力振幅のフルスケールを定めた外
部設定値１０００３ビットとを比較器９０で比較し、そ
の誤差を積分した直流電圧を制御信号Ｖｃとし前記可変
減衰回路１０の減衰量を制御し、加算器８０の出力のＭ
ＳＢを除く上位３ビットが外部設定値１００の３ビット
と等しくなるように可変減衰回路ｌＯの減衰量を変える
構成となっていた。
タ４０．．４０□で帯域制限し、 Ａ／Ｄ変換器５０１
゜５０２で符号化した出力１例えば各８ビットの２値信
号に変換し、その上位３ ｂｉｔのＩｃｈデータとＱｃ
ｈデータを再生データとするが、一方で、前記８ビット
の２値信号をコード変換器６０．．６０．で変換し、第
５図の（ａ）のコード変換出力の極性振幅表示の如く、
そのＭＳＢ １ ｂｉｔの正負の極性表示用を除き、
残り７ ｂｉｔを振幅表示用として該７ ｂｉｔの振幅
ｂｉｔを加算器８０で加算する。そして該加算器の出力
の８ビットのＭＳＢを除く上位３ビットと該Ａ／Ｄ変換
器５０．．５０２の入力振幅のフルスケールを定めた外
部設定値１０００３ビットとを比較器９０で比較し、そ
の誤差を積分した直流電圧を制御信号Ｖｃとし前記可変
減衰回路１０の減衰量を制御し、加算器８０の出力のＭ
ＳＢを除く上位３ビットが外部設定値１００の３ビット
と等しくなるように可変減衰回路ｌＯの減衰量を変える
構成となっていた。
この従来のＡＧＣ回路は、 Ａ／Ｄ変換器５０．．５０
２の符号化出力が、入力信号の振幅のフルスケールで全
部が“１．１−・−１″となるように、外部設定値１０
０の３ビットを設定すると、ＡＧＣｉ＃制御に誤差が生
じる。それは第６図のアイパターンに示す如く、（１）
受信信号に雑音が無い時は、アイパターンの符号判定点
の最高／最低値をＡ／Ｄ変換器の入力振幅のフルスケー
ル値として、正常にＡ／Ｄ変換するが、（２）受信信号
に雑音が有る時は、Ａ／Ｄ変換器が、最上位ｂｉｔ（又
は最下位ｂｉｔ ）以上（以下）の雑音に対しては、一
定のフルスケール値の符号化出力しか出力しない為であ
る。従って受信信号に雑音が有る所謂低Ｃ／Ｎの信号が
入力してもＡ１０変換器５０．．５０２の入力信号のＡ
Ｇ Ｃ＃御に誤差が生じない様にするには１図の（３
） ＡＧＣ回路に使用の場合の如く、外部設定値１００
を振幅のフルスケール値にならない様に小さな値に設定
する必要があった。そのため実際には、第７図の従来回
路の如（、受信変調信号の同期検波器３０＋、３０ｚの
出力をフィルタ４０＋、４０ｚで帯域制限した出力を識
別し符号化して主信号データを再生するメインループの
為の一定ビット数ＮのＡ／Ｄ変換器５０．．５０２とは
別に、受信信号に対するＡＧＣの為の可変減衰回路１０
を動作させる制御信号Ｖｃを得る検出ループの為の同一
ビット数門のＡ／Ｄ変換器３２．３３を設け、その各入
力側に減衰器３０．３１を設ける。そして検出ルーフ”
のＡ／Ｄ変換８３２．３３の入力に、フルスケールの振
幅が入力しない様にして、ＡＧＣの可変減衰回路１０の
制御信号Ｖｃを得ている。
２の符号化出力が、入力信号の振幅のフルスケールで全
部が“１．１−・−１″となるように、外部設定値１０
０の３ビットを設定すると、ＡＧＣｉ＃制御に誤差が生
じる。それは第６図のアイパターンに示す如く、（１）
受信信号に雑音が無い時は、アイパターンの符号判定点
の最高／最低値をＡ／Ｄ変換器の入力振幅のフルスケー
ル値として、正常にＡ／Ｄ変換するが、（２）受信信号
に雑音が有る時は、Ａ／Ｄ変換器が、最上位ｂｉｔ（又
は最下位ｂｉｔ ）以上（以下）の雑音に対しては、一
定のフルスケール値の符号化出力しか出力しない為であ
る。従って受信信号に雑音が有る所謂低Ｃ／Ｎの信号が
入力してもＡ１０変換器５０．．５０２の入力信号のＡ
Ｇ Ｃ＃御に誤差が生じない様にするには１図の（３
） ＡＧＣ回路に使用の場合の如く、外部設定値１００
を振幅のフルスケール値にならない様に小さな値に設定
する必要があった。そのため実際には、第７図の従来回
路の如（、受信変調信号の同期検波器３０＋、３０ｚの
出力をフィルタ４０＋、４０ｚで帯域制限した出力を識
別し符号化して主信号データを再生するメインループの
為の一定ビット数ＮのＡ／Ｄ変換器５０．．５０２とは
別に、受信信号に対するＡＧＣの為の可変減衰回路１０
を動作させる制御信号Ｖｃを得る検出ループの為の同一
ビット数門のＡ／Ｄ変換器３２．３３を設け、その各入
力側に減衰器３０．３１を設ける。そして検出ルーフ”
のＡ／Ｄ変換８３２．３３の入力に、フルスケールの振
幅が入力しない様にして、ＡＧＣの可変減衰回路１０の
制御信号Ｖｃを得ている。
第８図は、メインループのＡ／Ｄ変換器５０．．５０２
と検出ループのＡ／Ｄ変換器３２．３３の符号化ビット
を共に４ｂｉｔとし、減衰器３０．３１の減衰量を６ｄ
Ｂ即ち１／２に設定した場合の、従来例のメインループ
と検出ループのアイパターンと振幅の精度を表し、検出
ループのＡ／Ｄ変換器３２．３３の出力の振幅の精度が
、メインループのＡ／Ｄ変換器５ｏ、、ｓｏ□の精度の
３ ｂｉｔより落ちて２ ｂｉｔとなってしまう事を
示す。
と検出ループのＡ／Ｄ変換器３２．３３の符号化ビット
を共に４ｂｉｔとし、減衰器３０．３１の減衰量を６ｄ
Ｂ即ち１／２に設定した場合の、従来例のメインループ
と検出ループのアイパターンと振幅の精度を表し、検出
ループのＡ／Ｄ変換器３２．３３の出力の振幅の精度が
、メインループのＡ／Ｄ変換器５ｏ、、ｓｏ□の精度の
３ ｂｉｔより落ちて２ ｂｉｔとなってしまう事を
示す。
すなわち、第８図の従来の４相ＰＳＫ復調器のＡＧＣ回
路では、そのメインループのＡ／Ｄ変換器５０１．５０
２は、符号化利得が最大の時の２値符号を引き出せるが
、ＡＧＣの可変減衰回路１０の制御信号Ｖｃを得る為の
検出ループの振幅の精度が落ちてしまうと云う問題があ
った。
路では、そのメインループのＡ／Ｄ変換器５０１．５０
２は、符号化利得が最大の時の２値符号を引き出せるが
、ＡＧＣの可変減衰回路１０の制御信号Ｖｃを得る為の
検出ループの振幅の精度が落ちてしまうと云う問題があ
った。
本発明の課題は、４相ＰＳＫ復調器の主信号のＡ／Ｄ変
換器５０．．５０２は、その符号化利得が最大の出力値
を引き出せて且つＡＧＣの可変減衰回路１０の制御信号
Ｖｃを得る為の検出ループのＡ／Ｄ変換器３２．３３の
振幅の精度は前記主信号のＡ／Ｄ変換器の振幅の精度と
少くとも同じで、振幅の精度が落ちない様なＡＧＣ回路
を提供することにある。
換器５０．．５０２は、その符号化利得が最大の出力値
を引き出せて且つＡＧＣの可変減衰回路１０の制御信号
Ｖｃを得る為の検出ループのＡ／Ｄ変換器３２．３３の
振幅の精度は前記主信号のＡ／Ｄ変換器の振幅の精度と
少くとも同じで、振幅の精度が落ちない様なＡＧＣ回路
を提供することにある。
Ｃ課題を解決するための手段〕
この課題は、第１図の原理図の如く、受信した４相ＰＳ
Ｋ信号の信号経路に制御信号Ｖｃにより減衰量を変える
可変減衰回路１０を設け、その出力を直交検波して得た
アナログ信号から変換したディジタル符号より再生した
再生搬送波により直交検波しその検波出力の２系列のア
ナログ信号を別々に符号化したディジタルの主信号のＩ
ｃｈデータとＱｃｈデータを出力するＡ／Ｄ変換器５０
．、５０２の各入力を、一定ビット数の符号列にコード
変換しその先頭ピッ） ＭＳＨの正負の極性表示用を除
く残りビットを振幅表示用として該残りビットの振幅値
を加算し該加算出力の符号の先頭ビットＭＳＢを除く上
位ｎビットと前記Ａ／Ｄ変換器の入力振幅のフルスケー
ルを定めた外部設定値１００のｎビットとを比較しその
誤差を積分した直流電圧を制御信号Ｖｃとして前記可変
減衰回路１０の減衰量を制御し該加算出力の上位ｎビッ
トが外部設定値のｎビットと等しくなるように該可変減
衰回路の減衰量を変えるＡＧＣ回路であり、且つ該受信
した４相ＰＳＫ信号の検波出力のアナログ信号の振幅を
符号化し一定ビット数Ｎの主信号データに変換するＡ／
Ｄ変換器５０．．５０２の入力振幅を一定量だけ減衰さ
せる減衰器３０．３１を具えたＡＧＣ回路において、該
減衰器の出力のアナログ信号をディジタル信号に変換す
る制御信号検出用のＡ／Ｄ変換器３２．３３の符号化の
ビット数台を、主信号データに変換するＡ／Ｄ変換器５
０．、５０２の符号化ビット数Ｎより少くとも１ビット
だけ大きく選ぶようにした本発明によって達成される。
Ｋ信号の信号経路に制御信号Ｖｃにより減衰量を変える
可変減衰回路１０を設け、その出力を直交検波して得た
アナログ信号から変換したディジタル符号より再生した
再生搬送波により直交検波しその検波出力の２系列のア
ナログ信号を別々に符号化したディジタルの主信号のＩ
ｃｈデータとＱｃｈデータを出力するＡ／Ｄ変換器５０
．、５０２の各入力を、一定ビット数の符号列にコード
変換しその先頭ピッ） ＭＳＨの正負の極性表示用を除
く残りビットを振幅表示用として該残りビットの振幅値
を加算し該加算出力の符号の先頭ビットＭＳＢを除く上
位ｎビットと前記Ａ／Ｄ変換器の入力振幅のフルスケー
ルを定めた外部設定値１００のｎビットとを比較しその
誤差を積分した直流電圧を制御信号Ｖｃとして前記可変
減衰回路１０の減衰量を制御し該加算出力の上位ｎビッ
トが外部設定値のｎビットと等しくなるように該可変減
衰回路の減衰量を変えるＡＧＣ回路であり、且つ該受信
した４相ＰＳＫ信号の検波出力のアナログ信号の振幅を
符号化し一定ビット数Ｎの主信号データに変換するＡ／
Ｄ変換器５０．．５０２の入力振幅を一定量だけ減衰さ
せる減衰器３０．３１を具えたＡＧＣ回路において、該
減衰器の出力のアナログ信号をディジタル信号に変換す
る制御信号検出用のＡ／Ｄ変換器３２．３３の符号化の
ビット数台を、主信号データに変換するＡ／Ｄ変換器５
０．、５０２の符号化ビット数Ｎより少くとも１ビット
だけ大きく選ぶようにした本発明によって達成される。
本発明の４相ＰＳＫ復調器のＡＧＣ回路は、その制御信
号検出用ループの減衰器３０．３１が、受信信号の検波
出力のアナログ信号の振幅を符号化し一定ビット数Ｎの
主信号データに変換するＡ／Ｄ変換器５０２５０２の入
力振幅を一定量１７２Ｎだけ減衰させて、最終的には受
信信号が検波器３０．．３０．へ入力する振幅が一定と
なる様に制御するＡＧＣの為の可変減衰回路１０に対す
る制御信号Ｖｃを発生する制御信号検出用のＡ／Ｄ変換
器３２．３３へ出力する。
号検出用ループの減衰器３０．３１が、受信信号の検波
出力のアナログ信号の振幅を符号化し一定ビット数Ｎの
主信号データに変換するＡ／Ｄ変換器５０２５０２の入
力振幅を一定量１７２Ｎだけ減衰させて、最終的には受
信信号が検波器３０．．３０．へ入力する振幅が一定と
なる様に制御するＡＧＣの為の可変減衰回路１０に対す
る制御信号Ｖｃを発生する制御信号検出用のＡ／Ｄ変換
器３２．３３へ出力する。
そして其のＡ／Ｄ変換器３２．３３が、前記減衰器３０
．３１の出力の、符号化ビット数が一定数Ｎの主信号の
Ａ／Ｄ変換器５０．．５０２の入力より振幅の小さいア
ナログ信号をディジタル信号の２値打号に符号化し、以
下の絶対値回路３４．３５で夫々の絶対値を求め、加算
器３６でその２つの絶対値を加算し、その加算結果を比
較器３７にて予め定めた参照値ＲＦと比較し、その比較
誤差を積分器３８で一定時間だけ積分し、 Ｄ／Ａ変換
器３９で変換したアナログ電圧を制御信号ＶｃとしてＡ
ＧＣの為の可変減衰回路１０に供給する。従って本発明
のＡＧＣ回路は、受信信号に雑音が付加されている場合
でも、主信号のＡ／Ｄ変換器５０．．５０２は、その符
号化利得を最大に引き出したデータを再生できるし、又
、制御信号検出用のＡ／Ｄ変換器３２．３３は、その符
号化ビット数円が、少なくともビット数Ｎよりも１ビッ
トだけ大きいビット数で直交検波出力を２値打号に符号
化して制御信号Ｖｃを発生し、ＡＧＣの為の可変減衰回
路１０に供給するので、ＡＧＣの制御精度も、少くとも
主信号のＡ／Ｄ変換器５０１．５０２の出力と同じ精度
に高められて本発明の課題は達成される。
．３１の出力の、符号化ビット数が一定数Ｎの主信号の
Ａ／Ｄ変換器５０．．５０２の入力より振幅の小さいア
ナログ信号をディジタル信号の２値打号に符号化し、以
下の絶対値回路３４．３５で夫々の絶対値を求め、加算
器３６でその２つの絶対値を加算し、その加算結果を比
較器３７にて予め定めた参照値ＲＦと比較し、その比較
誤差を積分器３８で一定時間だけ積分し、 Ｄ／Ａ変換
器３９で変換したアナログ電圧を制御信号ＶｃとしてＡ
ＧＣの為の可変減衰回路１０に供給する。従って本発明
のＡＧＣ回路は、受信信号に雑音が付加されている場合
でも、主信号のＡ／Ｄ変換器５０．．５０２は、その符
号化利得を最大に引き出したデータを再生できるし、又
、制御信号検出用のＡ／Ｄ変換器３２．３３は、その符
号化ビット数円が、少なくともビット数Ｎよりも１ビッ
トだけ大きいビット数で直交検波出力を２値打号に符号
化して制御信号Ｖｃを発生し、ＡＧＣの為の可変減衰回
路１０に供給するので、ＡＧＣの制御精度も、少くとも
主信号のＡ／Ｄ変換器５０１．５０２の出力と同じ精度
に高められて本発明の課題は達成される。
第２図は本発明の実施例の４相ＰＳＫ復調器のＡＧＣ回
路の構成を示すブロック図であり、第３図は其の動作を
説明するためのアイパターンと振幅の精度を示す図であ
る。
路の構成を示すブロック図であり、第３図は其の動作を
説明するためのアイパターンと振幅の精度を示す図であ
る。
第２図の実施例の構成は、制御信号の検出ループの減衰
器３０．３１の減衰量を６ｄＢ 、即ち１／２とし主信
号用のメインループのＡ／Ｄ変換器５０１．５０２の符
号化出力の２値打号が３ビットであって、制御信号用の
検出ループのＡ／Ｄ変換器３２．３３の符号化出力の２
値打号が４ビットの場合で、メインループのＡ／Ｄ変換
器５０．．５０．より、１ビットだけ高い場合の例であ
る。
器３０．３１の減衰量を６ｄＢ 、即ち１／２とし主信
号用のメインループのＡ／Ｄ変換器５０１．５０２の符
号化出力の２値打号が３ビットであって、制御信号用の
検出ループのＡ／Ｄ変換器３２．３３の符号化出力の２
値打号が４ビットの場合で、メインループのＡ／Ｄ変換
器５０．．５０．より、１ビットだけ高い場合の例であ
る。
この場合、制御信号検出ループの減衰器３０．３１によ
り、振幅が１７２となった信号を、精度が１ビット高い
Ａ／Ｄ変換器３２．３３によりディジタル信号に変換す
ることにより、検出精度としては、第３図に示す如く、
制御信号検出ループのＡ／Ｄ変換器３２、３３の符号化
出力の精度とメインループのＡ／Ｄ変換器５０１．５０
ｚの符号化出力の精度とは、同し２ｂｉｔであって変化
しない。
り、振幅が１７２となった信号を、精度が１ビット高い
Ａ／Ｄ変換器３２．３３によりディジタル信号に変換す
ることにより、検出精度としては、第３図に示す如く、
制御信号検出ループのＡ／Ｄ変換器３２、３３の符号化
出力の精度とメインループのＡ／Ｄ変換器５０１．５０
ｚの符号化出力の精度とは、同し２ｂｉｔであって変化
しない。
以上説明した如く、本発明によれば、受信信号に雑音が
混入した時も、符号化利得を最大に引き出せる様な主信
号データを再生できるし、ＡＧＣの制御精度も、少なく
とも主信号データの精度と同じに高めることが出来る効
果が得られる。
混入した時も、符号化利得を最大に引き出せる様な主信
号データを再生できるし、ＡＧＣの制御精度も、少なく
とも主信号データの精度と同じに高めることが出来る効
果が得られる。
第１図は本発明のＡＧＣ回路の基本構成を示す原理図、
第２図は本発明の実施例の４相ＰＳＫ復調器のＡＧＣ回
路の構成を示すブロック図、 第３図は本発明の実施例の動作を説明するためのアイパ
ターンと振幅の精度を示す図、第４図と第７図は、従来
の４相ＰＳＫ復調器のＡＧＣ回路のブロック図、 第５図と第６図と第８図は従来回路の動作を説明するた
めの符号列図とアイパターンである。 図において、１０は可変減衰回路、３０１．３０□は検
波器、３０．３１は制御信号検出用の減衰器、３２．３
３は制御信号検出用のＡ／Ｄ変換器、５０．．５０２は
主信号用のＡ／Ｄ変換器、８０は加算器、９０は比較器
と積分器、１００は外部設定値である。 （θ）Ａ／Ｄ寛検器の入力ホカコーＦ交逓出力［（７１
Ｊ （ｂ）７ＩＯ算器の入力と５７１一部尺定位７ ｂ；ｔ １ｃ＋ の琢情−−−ロ］］■１丁ロゴＴロ外１５Ｐ設
定イ直−−−口丁ゴ＝Ｌ−この３ ｂｉｔの与（２）雑
ｆγあ６吟 ↑ 符号￥１１光を、 （３）Ａｔ３Ｃ回路１１１する鳴伜
路の構成を示すブロック図、 第３図は本発明の実施例の動作を説明するためのアイパ
ターンと振幅の精度を示す図、第４図と第７図は、従来
の４相ＰＳＫ復調器のＡＧＣ回路のブロック図、 第５図と第６図と第８図は従来回路の動作を説明するた
めの符号列図とアイパターンである。 図において、１０は可変減衰回路、３０１．３０□は検
波器、３０．３１は制御信号検出用の減衰器、３２．３
３は制御信号検出用のＡ／Ｄ変換器、５０．．５０２は
主信号用のＡ／Ｄ変換器、８０は加算器、９０は比較器
と積分器、１００は外部設定値である。 （θ）Ａ／Ｄ寛検器の入力ホカコーＦ交逓出力［（７１
Ｊ （ｂ）７ＩＯ算器の入力と５７１一部尺定位７ ｂ；ｔ １ｃ＋ の琢情−−−ロ］］■１丁ロゴＴロ外１５Ｐ設
定イ直−−−口丁ゴ＝Ｌ−この３ ｂｉｔの与（２）雑
ｆγあ６吟 ↑ 符号￥１１光を、 （３）Ａｔ３Ｃ回路１１１する鳴伜
Claims (1)
- 受信信号を可変減衰回路（１０）を介して直交検波器に
入力し再生搬送波で直交検波し、２系列の検波出力を夫
々Ａ／Ｄ変換して主信号データとし、該主信号データと
並列に減衰器（３０、３１）を介しディジタル化した２
系列の検波出力を入力する制御回路の出力（Ｖｃ）によ
り該可変減衰回路の減衰量を制御する４相ＰＳＫ復調器
のＡＧＣ回路において、該可変減衰回路（１０）の出力
の直交検波されたアナログ信号を制御用のディジタル信
号に変換する制御信号検出用のＡ／Ｄ変換器（３２、３
３）の符号化のビット数Ｍを、前記主信号データに変換
するＡ／Ｄ変換器（５０＿１、５０＿２）の符号化ビッ
ト数Ｎより少くとも１ビットだけ大きく選ぶように定め
たことを特徴とする４相ＰＳＫ復調器のＡＧＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24504690A JPH04122153A (ja) | 1990-09-13 | 1990-09-13 | ４相ｐｓｋ復調器のａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24504690A JPH04122153A (ja) | 1990-09-13 | 1990-09-13 | ４相ｐｓｋ復調器のａｇｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04122153A true JPH04122153A (ja) | 1992-04-22 |
Family
ID=17127781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24504690A Pending JPH04122153A (ja) | 1990-09-13 | 1990-09-13 | ４相ｐｓｋ復調器のａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04122153A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312527A (ja) * | 1993-12-17 | 1995-11-28 | Korea Electron Telecommun | 衛星通信地球局システムの自動周波数制御及び自動利得調節装置 |
| JPH08181730A (ja) * | 1994-12-22 | 1996-07-12 | Nec Corp | ディジタル自動利得制御回路 |
-
1990
- 1990-09-13 JP JP24504690A patent/JPH04122153A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312527A (ja) * | 1993-12-17 | 1995-11-28 | Korea Electron Telecommun | 衛星通信地球局システムの自動周波数制御及び自動利得調節装置 |
| JPH08181730A (ja) * | 1994-12-22 | 1996-07-12 | Nec Corp | ディジタル自動利得制御回路 |
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