JP2910614B2 - Ａｇｃ用レベル検出回路 - Google Patents
Ａｇｃ用レベル検出回路Info
- Publication number
- JP2910614B2 JP2910614B2 JP8303395A JP8303395A JP2910614B2 JP 2910614 B2 JP2910614 B2 JP 2910614B2 JP 8303395 A JP8303395 A JP 8303395A JP 8303395 A JP8303395 A JP 8303395A JP 2910614 B2 JP2910614 B2 JP 2910614B2
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- JP
- Japan
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- output
- saturation
- outputs
- adder
- bit
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- Expired - Lifetime
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- Control Of Amplification And Gain Control (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【産業上の利用分野】本発明は自動レベル制御型受信機
に関し、特にデジタル信号処理形式を持いたスペクトラ
ム拡散信号やＰＭ変調信号を受ける受信機の自動レベル
制御（ＡＧＣ）用レベル検出回路に関する。
に関し、特にデジタル信号処理形式を持いたスペクトラ
ム拡散信号やＰＭ変調信号を受ける受信機の自動レベル
制御（ＡＧＣ）用レベル検出回路に関する。
【０００２】
【従来の技術】従来のＡＧＣ用レベル検出回路の構成例
を図２に示す。図で受信信号入力端子１から２つに分枝
し、一方の出力を９０°だけ位相をずらす９０°位相器
１６と、各々の信号をＡ／Ｄ変換する２つのＡ／Ｄ変換
部２，３と、そのデジタル変換された２つの受信デジタ
ル信号とＰ／Ｎコードとをかけ合せる２つのかけ算部
４，５と、各々のかけ算部の出力を積分する２つの積分
部６，７と、各々の積分結果の絶対値計算を行う２つの
絶対値計算部８，９と、各々の絶対値出力を加算する加
算部１０と、前記２つのＡ／Ｄ変換部出力の飽和を検出
する飽和検出部１５と、飽和検出部の出力制御信号によ
り、前記加算部１０の出力信号と最大値定数を切換えで
きる切換部１３とを有している。
を図２に示す。図で受信信号入力端子１から２つに分枝
し、一方の出力を９０°だけ位相をずらす９０°位相器
１６と、各々の信号をＡ／Ｄ変換する２つのＡ／Ｄ変換
部２，３と、そのデジタル変換された２つの受信デジタ
ル信号とＰ／Ｎコードとをかけ合せる２つのかけ算部
４，５と、各々のかけ算部の出力を積分する２つの積分
部６，７と、各々の積分結果の絶対値計算を行う２つの
絶対値計算部８，９と、各々の絶対値出力を加算する加
算部１０と、前記２つのＡ／Ｄ変換部出力の飽和を検出
する飽和検出部１５と、飽和検出部の出力制御信号によ
り、前記加算部１０の出力信号と最大値定数を切換えで
きる切換部１３とを有している。
【０００３】動作を以下説明すると、受信信号入力端子
１からスペクトラム拡散（又はＰＭ変調）信号を受信
し、一方の出力を９０°だけ位相をずらしＡ／Ｄ変換部
２，３で８ｂｉｔのデジタルデータに変換する。受信信
号がスペクトラム拡散信号の場合はかけ算部４，５にお
いてＰＮコードで受信信号の逆拡散を行う。（ＰＭ変調
信号の場合は何も行わない。）かけ算部４，５の出力は
各々積分部６，７で所定回数積分され、符号ビットを含
めて１２ｂｉｔで出力する。この積分部６，７の出力を
絶対値計算部８，９で絶対値計算し、各々、符号ビット
を除いた１１ｂｉｔで出力する。加算部１０では絶対値
計算部８，９の出力を各々加算し、切換部１３へ出力す
る。
１からスペクトラム拡散（又はＰＭ変調）信号を受信
し、一方の出力を９０°だけ位相をずらしＡ／Ｄ変換部
２，３で８ｂｉｔのデジタルデータに変換する。受信信
号がスペクトラム拡散信号の場合はかけ算部４，５にお
いてＰＮコードで受信信号の逆拡散を行う。（ＰＭ変調
信号の場合は何も行わない。）かけ算部４，５の出力は
各々積分部６，７で所定回数積分され、符号ビットを含
めて１２ｂｉｔで出力する。この積分部６，７の出力を
絶対値計算部８，９で絶対値計算し、各々、符号ビット
を除いた１１ｂｉｔで出力する。加算部１０では絶対値
計算部８，９の出力を各々加算し、切換部１３へ出力す
る。
【０００４】一方、前記各々のＡ／Ｄ変換部出力を分枝
し、飽和検出部１５においてＡ／Ｄ変換部の出力のどち
らか一方又は両方が、正又は負の飽和となった場合にハ
イを出力する。飽和検出部１５の出力がハイとなった場
合は、切換部１３において出力端子が最大値となる定数
値が選択され、それ以外の場合に、加算器１０の出力の
１２ｂｉｔが選択される。
し、飽和検出部１５においてＡ／Ｄ変換部の出力のどち
らか一方又は両方が、正又は負の飽和となった場合にハ
イを出力する。飽和検出部１５の出力がハイとなった場
合は、切換部１３において出力端子が最大値となる定数
値が選択され、それ以外の場合に、加算器１０の出力の
１２ｂｉｔが選択される。
【０００５】
【発明が解決しようとする課題】従来のＡＧＣ用レベル
検出回路では、Ａ／Ｄ変換後の符号付き、８ｂｉｔデジ
タル信号を６，７の積分部において累積加算し、符号付
きの１２ｂｉｔのデジタル信号にしている。この累積加
算の際、下位ｂｉｔを切り捨て上位１１ｂｉｔ＋符号
（１ｂｉｔ）で１２ｂｉｔとしているため、そのデジタ
ル信号も切捨てたｂｉｔ分だけ２n （ｎは切捨てビット
数）レベルが下がる。結果的に絶対値計算部８，９及び
加算部１０を通過したデジタル信号も切捨てたｂｉｔ分
だけレベルが下がる。
検出回路では、Ａ／Ｄ変換後の符号付き、８ｂｉｔデジ
タル信号を６，７の積分部において累積加算し、符号付
きの１２ｂｉｔのデジタル信号にしている。この累積加
算の際、下位ｂｉｔを切り捨て上位１１ｂｉｔ＋符号
（１ｂｉｔ）で１２ｂｉｔとしているため、そのデジタ
ル信号も切捨てたｂｉｔ分だけ２n （ｎは切捨てビット
数）レベルが下がる。結果的に絶対値計算部８，９及び
加算部１０を通過したデジタル信号も切捨てたｂｉｔ分
だけレベルが下がる。
【０００６】この際、前記２つのＡ／Ｄ変換部出力のど
ちらか又は両方の出力が飽和になった場合、切り換え部
１３は最大値に切り換えられ、出力端子１４の出力波形
に不連続点が生じ、正常なＡＧＣ制御ができないという
問題点があった。例として、２のＡ／Ｄ変換部の出力が
時間的にリニアにデジタル値が増加し、その後飽和に達
して、３のＡ／Ｄ変換部の出力が時間的に変化しない場
合のその入力波形と出力端子１４での出力波形を図３，
４に示す。図４に示す様に大きな不連続点が生じる。
ちらか又は両方の出力が飽和になった場合、切り換え部
１３は最大値に切り換えられ、出力端子１４の出力波形
に不連続点が生じ、正常なＡＧＣ制御ができないという
問題点があった。例として、２のＡ／Ｄ変換部の出力が
時間的にリニアにデジタル値が増加し、その後飽和に達
して、３のＡ／Ｄ変換部の出力が時間的に変化しない場
合のその入力波形と出力端子１４での出力波形を図３，
４に示す。図４に示す様に大きな不連続点が生じる。
【０００７】
【課題を解決するための手段】本発明のＡＧＣ用レベル
検出回路は、積分部の累積加算において、出力ビット数
を下位の１ｂｉｔ増やし（つまり切り捨てるビット数を
１ビット減らし）、符号付きの１３ｂｉｔのデジタル信
号とする。この積分部の出力を１３ｂｉｔを絶対値計算
部で絶対値計算し、各々、符号ビットを除いた１２ｂｉ
ｔを出力し、加算部で加算後１３ｂｉｔとする。この１
３ｂｉｔデジタル信号のうちＭＳＢビット信号と入力飽
和検出出力信号とのＯＲ検出を可能にした出力飽和検出
回路を備えている。
検出回路は、積分部の累積加算において、出力ビット数
を下位の１ｂｉｔ増やし（つまり切り捨てるビット数を
１ビット減らし）、符号付きの１３ｂｉｔのデジタル信
号とする。この積分部の出力を１３ｂｉｔを絶対値計算
部で絶対値計算し、各々、符号ビットを除いた１２ｂｉ
ｔを出力し、加算部で加算後１３ｂｉｔとする。この１
３ｂｉｔデジタル信号のうちＭＳＢビット信号と入力飽
和検出出力信号とのＯＲ検出を可能にした出力飽和検出
回路を備えている。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のＡＧＣ用レベル検出回路
の構成図である。
る。図１は本発明の一実施例のＡＧＣ用レベル検出回路
の構成図である。
【０００９】本発明のＡＧＣ用レベル検出回路は、受信
アナログ信号入力端子１から２つに分枝し、９０°位相
器１６において一方の出力を９０°だけ位相をずらす。
その後、０°，９０°のアナログ信号はＡ／Ｄ変換部
２，３においてデジタル信号に変換される。その後、こ
のデジタル信号はかけ算部４，５においてＰ／Ｎコード
をかけ合わせられる。その後、Ｐ／Ｎコードとかけ算さ
れたデジタル信号は、積分部６，７において、それぞれ
累積加算される。この際最終出力ｂｉｔ数よりも１ｂｉ
ｔ多く累積加算する。本実施例では最終出力ｂｉｔ数が
１２ｂｉｔであるので累積加算出力は符号ｂｉｔ（１ｂ
ｉｔ）＋データｂｉｔ（１２ｂｉｔ）の計１３ｂｉｔで
出力する。その後、絶対値計算部８，９において各々の
積分結果の絶対値計算を行なう。この際、符号化ｂｉｔ
（１ｂｉｔ）はなくなり、１２ｂｉｔのデジタル信号と
なる。さらに加算部１０において、各々の絶対値出力を
加算し、計１３ｂｉｔのデジタル信号となる。このう
ち、ＭＳＢｂｉｔは出力飽和検出部１２、又、下位１２
ｂｉｔは切換え部１３へ出力される。
アナログ信号入力端子１から２つに分枝し、９０°位相
器１６において一方の出力を９０°だけ位相をずらす。
その後、０°，９０°のアナログ信号はＡ／Ｄ変換部
２，３においてデジタル信号に変換される。その後、こ
のデジタル信号はかけ算部４，５においてＰ／Ｎコード
をかけ合わせられる。その後、Ｐ／Ｎコードとかけ算さ
れたデジタル信号は、積分部６，７において、それぞれ
累積加算される。この際最終出力ｂｉｔ数よりも１ｂｉ
ｔ多く累積加算する。本実施例では最終出力ｂｉｔ数が
１２ｂｉｔであるので累積加算出力は符号ｂｉｔ（１ｂ
ｉｔ）＋データｂｉｔ（１２ｂｉｔ）の計１３ｂｉｔで
出力する。その後、絶対値計算部８，９において各々の
積分結果の絶対値計算を行なう。この際、符号化ｂｉｔ
（１ｂｉｔ）はなくなり、１２ｂｉｔのデジタル信号と
なる。さらに加算部１０において、各々の絶対値出力を
加算し、計１３ｂｉｔのデジタル信号となる。このう
ち、ＭＳＢｂｉｔは出力飽和検出部１２、又、下位１２
ｂｉｔは切換え部１３へ出力される。
【００１０】一方、前記Ａ／Ｄ変換部２，３の各々の出
力を入力飽和検出部１１の入力する。この入力飽和検出
部１１においてＡ／Ｄ変換部２，３の出力のどちらか一
方又は両方が正又は負の飽和となった場合にハイを出力
飽和検出部１２へ出力する。出力飽和検出部１２におい
て、前記の加算部１０の出力のＭＳＢｂｉｔと入力飽和
検出部１１の出力のＯＲ検出を行なう。従って、この出
力飽和検出部においては２つの入力信号の一方又は両方
が正又は負の飽和となった場合、又は２つの入力信号の
それぞれが飽和にならなくとも、２つの信号の累計加算
が高くＭＳＢｂｉｔが“１”となった場合、切り換え部
１３において出力端子１４の出力が最大値になる様に選
択する。
力を入力飽和検出部１１の入力する。この入力飽和検出
部１１においてＡ／Ｄ変換部２，３の出力のどちらか一
方又は両方が正又は負の飽和となった場合にハイを出力
飽和検出部１２へ出力する。出力飽和検出部１２におい
て、前記の加算部１０の出力のＭＳＢｂｉｔと入力飽和
検出部１１の出力のＯＲ検出を行なう。従って、この出
力飽和検出部においては２つの入力信号の一方又は両方
が正又は負の飽和となった場合、又は２つの入力信号の
それぞれが飽和にならなくとも、２つの信号の累計加算
が高くＭＳＢｂｉｔが“１”となった場合、切り換え部
１３において出力端子１４の出力が最大値になる様に選
択する。
【００１１】又、２つの入力信号のいずれもが飽和せ
ず、かつ、２つの入力信号の累計加算が低く、ＭＳＢｂ
ｉｔが“０”となった場合、切り換え部１３において加
算部１０の出力の下位１２ｂｉｔを出力端子１４へ出力
する。例として、２のＡ／Ｄ変換部の出力が時間的にリ
ニアにデジタル値が増加し、飽和に達する特性を持ち、
Ａ／Ｄ変換部３の出力が時間的に変化しない場合の出力
端子１４での出力波形を図５に示す。図５に示す様に大
きな不連続点は生じない。
ず、かつ、２つの入力信号の累計加算が低く、ＭＳＢｂ
ｉｔが“０”となった場合、切り換え部１３において加
算部１０の出力の下位１２ｂｉｔを出力端子１４へ出力
する。例として、２のＡ／Ｄ変換部の出力が時間的にリ
ニアにデジタル値が増加し、飽和に達する特性を持ち、
Ａ／Ｄ変換部３の出力が時間的に変化しない場合の出力
端子１４での出力波形を図５に示す。図５に示す様に大
きな不連続点は生じない。
【００１２】
【発明の効果】以上説明したように本発明は、最終出力
ビット数よりも１ビット多いビット数で累積加算を行
い、加算部出力の最上位ｂｉｔ（ＭＳＢ）と入力飽和検
出ｂｉｔとのＯＲ検出を、出力飽和検出部で行い更に出
力飽和検出結果を用いて加算器出力の下位１２ｂｉｔ又
はあらかじめ設定された最大値とを切り換えて出力でき
るようにしたため、出力の不連続点は生じないという結
果を有する。
ビット数よりも１ビット多いビット数で累積加算を行
い、加算部出力の最上位ｂｉｔ（ＭＳＢ）と入力飽和検
出ｂｉｔとのＯＲ検出を、出力飽和検出部で行い更に出
力飽和検出結果を用いて加算器出力の下位１２ｂｉｔ又
はあらかじめ設定された最大値とを切り換えて出力でき
るようにしたため、出力の不連続点は生じないという結
果を有する。
【図１】本発明の実施例のＡＧＣ用レベル検出回路を示
す図。
す図。
【図２】従来のＡＧＣ用レベル検出回路を示す図。
【図３】Ａ／Ｄ変換部の入力波形を示す図。
【図４】従来のＡＧＣ用レベル検出回路での出力端子の
出力波形を示す図。
出力波形を示す図。
【図５】本発明のＡＧＣ用レベル検出回路での出力端子
の出力波形を示す図。
の出力波形を示す図。
１ 入力端子 ２ Ａ／Ｄ変換部 ３ Ａ／Ｄ変換部 ４ かけ算部 ５ かけ算部 ６ 積分部 ７ 積分部 ８ 絶対値計算部 ９ 絶対値計算部 １０ 加算部 １１ 入力飽和の検出部 １２ 出力飽和検出部 １３ 切り換え部 １４ 出力端子 １５ 飽和検出部 １６ ９０°位相器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03G 3/20 H04J 13/04 H04L 27/22
Claims (1)
- 【請求項１】 受信信号を２つに分枝し、一方を９０°
だけ位相をずらす９０°位相器と、２つの分離信号をＡ
／Ｄ変換する２つのＡ／Ｄ変換部と、そのデジタル変換
された２つの受信信号とＰ／Ｎコードとをかけ合わせる
２つのかけ算部と、各々のかけ算部の出力を積分する２
つの積分部と、各々の積分結果の絶対値計算を行う２つ
の絶対値計算部と、各々の絶対値出力を加算する加算部
と、前記加算部の出力最上位ビット（出力ＭＳＢ）をモ
ニタする出力飽和検出部と、その出力飽和検出部の出力
制御信号により、前記加算部の最上位ビット以外の下位
ビットと最大値定数とを切換えできる切換部と、前記２
つのＡ／Ｄ変換部の出力の飽和を検出する入力飽和検出
部を具備し、前記出力飽和検出部がこの入力飽和検出部
の出力と前記加算部のＭＳＢとの論理和により飽和を検
出することを特徴とするＡＧＣ用レベル検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8303395A JP2910614B2 (ja) | 1995-04-10 | 1995-04-10 | Ａｇｃ用レベル検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8303395A JP2910614B2 (ja) | 1995-04-10 | 1995-04-10 | Ａｇｃ用レベル検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288769A JPH08288769A (ja) | 1996-11-01 |
| JP2910614B2 true JP2910614B2 (ja) | 1999-06-23 |
Family
ID=13790923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8303395A Expired - Lifetime JP2910614B2 (ja) | 1995-04-10 | 1995-04-10 | Ａｇｃ用レベル検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910614B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3329264B2 (ja) | 1998-04-06 | 2002-09-30 | 日本電気株式会社 | Ａｇｃ回路 |
-
1995
- 1995-04-10 JP JP8303395A patent/JP2910614B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08288769A (ja) | 1996-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990309 |