JPH04122056A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04122056A JPH04122056A JP24318190A JP24318190A JPH04122056A JP H04122056 A JPH04122056 A JP H04122056A JP 24318190 A JP24318190 A JP 24318190A JP 24318190 A JP24318190 A JP 24318190A JP H04122056 A JPH04122056 A JP H04122056A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- pinch
- effect
- resistance
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000000694 effects Effects 0.000 claims abstract description 21
- 230000005611 electricity Effects 0.000 abstract description 6
- 230000003068 static effect Effects 0.000 abstract description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 abstract 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 230000006378 damage Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に入出力端子に接続
した静電保護素子を有する半導体集積回路に関する。
した静電保護素子を有する半導体集積回路に関する。
端子5との間の夫々に接続したダイオードからなる静電
保護素子2a、2bと、同様に内部回路6の出力端子3
と電源端子4及び接地端子5との間に接続した静電保護
素子2とを有して構成され、入力端子1または出力端子
3に印加される静電パルスを電源端子4又は接地端子5
にバイパスすることで内部回路6を静電気破壊から防い
でいる。
保護素子2a、2bと、同様に内部回路6の出力端子3
と電源端子4及び接地端子5との間に接続した静電保護
素子2とを有して構成され、入力端子1または出力端子
3に印加される静電パルスを電源端子4又は接地端子5
にバイパスすることで内部回路6を静電気破壊から防い
でいる。
すなわち、例えば入力端子1に正の静電パルスが印加さ
れた場合、静電保護素子の立上り電圧的0.6V以上の
電圧は静電保護素子2aを通り電源端子4へ抜ける。一
方負のパルスの場合、接地端子5に接続された静電保護
素子2bが導通して接地電位にクランプする。この結果
、正負いずれの静電パルスも静電保護素子を通じてバイ
パスされ、内部回路の破壊を防止する。
れた場合、静電保護素子の立上り電圧的0.6V以上の
電圧は静電保護素子2aを通り電源端子4へ抜ける。一
方負のパルスの場合、接地端子5に接続された静電保護
素子2bが導通して接地電位にクランプする。この結果
、正負いずれの静電パルスも静電保護素子を通じてバイ
パスされ、内部回路の破壊を防止する。
第8図はMO3型半導体集積回路に用いられている静電
保護素子の例を示す回路図である。この回路も第7図に
示した静電保護素子と同様に正のパルスに対してはPチ
ャネルMOSFET21がオンし電源端子4へ、また負
のパルスに対してはNチャネルMOSFET22がオン
し接地端子5へそれぞれバイパスして内部回路を保護し
ている。
保護素子の例を示す回路図である。この回路も第7図に
示した静電保護素子と同様に正のパルスに対してはPチ
ャネルMOSFET21がオンし電源端子4へ、また負
のパルスに対してはNチャネルMOSFET22がオン
し接地端子5へそれぞれバイパスして内部回路を保護し
ている。
ところで、近年製造工程とくに組立選別工程における静
電破壊が重要視されている。すなわち、モールド封止し
た製品がハンドラー等の装置内をスライド中に帯電し、
その後金属との接触てパッケージに帯電した静電気が放
電し、集積回路を破壊してしまうという問題がある。
電破壊が重要視されている。すなわち、モールド封止し
た製品がハンドラー等の装置内をスライド中に帯電し、
その後金属との接触てパッケージに帯電した静電気が放
電し、集積回路を破壊してしまうという問題がある。
これは実装状態とは異なり、放電が入出力端12と電源
端子4、接地端子5との間のみでなく、あらゆる端子間
で生じるためである。
端子4、接地端子5との間のみでなく、あらゆる端子間
で生じるためである。
しかしながら、従来の半導体集積回路は、ハンドリング
中の静電気の帯電・放電に対しては静電保護素子がその
機能を充分にはなせず内部回路の破壊を生ずるという問
題点があった。
中の静電気の帯電・放電に対しては静電保護素子がその
機能を充分にはなせず内部回路の破壊を生ずるという問
題点があった。
本発明の半導体集積回路は、内部回路の入力端子と電源
端子及び接地端子との闇並びに出力端子と電源端子及び
接地端子との間の夫々にダイオード又はトランジスタか
らなる静電保護素子を有する半導体集積回路において、
前記静電保護素子と並列に接続し動作時にピンチオフ効
果を生ずる電位を印加できる端子を設けたピンチオフ抵
抗を備えている。
端子及び接地端子との闇並びに出力端子と電源端子及び
接地端子との間の夫々にダイオード又はトランジスタか
らなる静電保護素子を有する半導体集積回路において、
前記静電保護素子と並列に接続し動作時にピンチオフ効
果を生ずる電位を印加できる端子を設けたピンチオフ抵
抗を備えている。
次に、本発明について図面を参照して説明する。
第1図は本発明の第1の実施例を説明するためのブロッ
ク図である。
ク図である。
第1図に示すように、入力端子1及び出力端子3と電源
端子4との間並びに入力端子1及び出力端子3と接地端
子5との間の夫々に静電保護素子2が接続されており、
さらにピンチオフ抵抗7が各静電保護素子2の夫々と並
列に接続されている。
端子4との間並びに入力端子1及び出力端子3と接地端
子5との間の夫々に静電保護素子2が接続されており、
さらにピンチオフ抵抗7が各静電保護素子2の夫々と並
列に接続されている。
ピンチオフ抵抗7にはピンチオフ効果をもたらすピンチ
オフ効実用端子8が接続されており、ここに実使用時に
はピンチオフ効果をもたらす電位が供給される。
オフ効実用端子8が接続されており、ここに実使用時に
はピンチオフ効果をもたらす電位が供給される。
ここで、非動作時には入力端子1.出力端子3、電源端
子4.接地5のすべてがピンチオフ抵抗2を通じてつな
がっている。従って任意の端子間で放電を生じたとして
も、放電電流はピンチオフ抵抗2を通って流れるなめ内
部回路6の破壊を防止する。
子4.接地5のすべてがピンチオフ抵抗2を通じてつな
がっている。従って任意の端子間で放電を生じたとして
も、放電電流はピンチオフ抵抗2を通って流れるなめ内
部回路6の破壊を防止する。
第2図は本発明の第1の実施例を示す半導体チップの断
面図である。
面図である。
第2図に示すように、シリコン基板12上に設けたフィ
ールド酸化膜9を形成し、フィールド酸化膜9の上に不
純物をドープしたポリシリコン層を!!訳的に設けてポ
リシリコン抵抗層7a、7bを形成し、ポリシリコン抵
抗層7a、7bを含む表面に金属層を選択的に設けて入
力端子1.電源端子4.接地端子5.ピンチオフ効実用
端子8の夫々を設けてピンチオフ抵抗を構成する。
ールド酸化膜9を形成し、フィールド酸化膜9の上に不
純物をドープしたポリシリコン層を!!訳的に設けてポ
リシリコン抵抗層7a、7bを形成し、ポリシリコン抵
抗層7a、7bを含む表面に金属層を選択的に設けて入
力端子1.電源端子4.接地端子5.ピンチオフ効実用
端子8の夫々を設けてピンチオフ抵抗を構成する。
第3図は本発明の第2の実施例を示す半導体チップの断
面図である。
面図である。
第3図に示すように、P型のシリコン基板12の一生面
にN+型の埋込層13を設け、埋込層13を含む表面に
N−型のエピタキシャル層10を設ける。次に、エピタ
キシャル層10を選択的に酸化してシリコン基板12に
達するフィールド酸化膜9を設は素子形成領域を区画す
る。次に、素子形成領域内のエピタキシャル層10の表
面に選択的にP型の拡散抵抗層7c’、7dを設け、拡
散抵抗層7c、7dを含む表面に設けた絶縁層11に選
択的にコンタクト用の開口部を設け、開口部を含む表面
に金属層を堆積してパターニングし、入力端子1.電源
端子4.接地端子5.ピンチオフ効実用端子8の夫々を
設けてピンチオフ抵抗を構成する。
にN+型の埋込層13を設け、埋込層13を含む表面に
N−型のエピタキシャル層10を設ける。次に、エピタ
キシャル層10を選択的に酸化してシリコン基板12に
達するフィールド酸化膜9を設は素子形成領域を区画す
る。次に、素子形成領域内のエピタキシャル層10の表
面に選択的にP型の拡散抵抗層7c’、7dを設け、拡
散抵抗層7c、7dを含む表面に設けた絶縁層11に選
択的にコンタクト用の開口部を設け、開口部を含む表面
に金属層を堆積してパターニングし、入力端子1.電源
端子4.接地端子5.ピンチオフ効実用端子8の夫々を
設けてピンチオフ抵抗を構成する。
半導体集積回路の動作時には、このピンチオフ効実用端
子8はその効果を生み出す電位に接続される。すなわち
、第4図に示すように、ピンチオフ抵抗がP型ピンチオ
フ抵抗71で形成されている場合は正電源へ、また、第
5図に示すように、N型ピンチオフ抵抗72で形成され
る場合は負電位(最低電位)に接続される。
子8はその効果を生み出す電位に接続される。すなわち
、第4図に示すように、ピンチオフ抵抗がP型ピンチオ
フ抵抗71で形成されている場合は正電源へ、また、第
5図に示すように、N型ピンチオフ抵抗72で形成され
る場合は負電位(最低電位)に接続される。
ここで、ピンチオフ抵抗の抵抗値は低いほどバイパス効
果は高なるが反面ピンチオフする電位は高くする必要が
生じる。例えば、P型拡散層を用い、30μm幅X7.
5+μm長さXo、26m厚さで不純物濃度1 、7X
1017cm−’の時には抵抗値的250Ω、ピンチ
オフ電圧5vのピンチオフ抵抗が得られる。
果は高なるが反面ピンチオフする電位は高くする必要が
生じる。例えば、P型拡散層を用い、30μm幅X7.
5+μm長さXo、26m厚さで不純物濃度1 、7X
1017cm−’の時には抵抗値的250Ω、ピンチ
オフ電圧5vのピンチオフ抵抗が得られる。
不純物濃度を上げることによりピンチオフ電圧は上昇し
、外部から別電源を導入する必要が生じるが抵抗値は下
げることができ、より良いバイパス効果を生み出す。動
作時には、ピンチオフ抵抗7はそれぞれピンチオフされ
、各々の入出力端子1.3と電源端子4および接地端子
5とは切りはなされる。従って内部回路6は、その回路
特性を発揮することが可能となる。
、外部から別電源を導入する必要が生じるが抵抗値は下
げることができ、より良いバイパス効果を生み出す。動
作時には、ピンチオフ抵抗7はそれぞれピンチオフされ
、各々の入出力端子1.3と電源端子4および接地端子
5とは切りはなされる。従って内部回路6は、その回路
特性を発揮することが可能となる。
第6図は本発明の第3の実施例を示す半導体チップの断
面図である。
面図である。
第6図に示すように、ポリシリコン抵抗層7eは第2図
のポリシリコン抵抗層7a、7bを一体化して小型化し
たもので、電源端子4と接地端子5との間のポリシリコ
ン抵抗層7eの表面の中央に設けた入力端子lと、入力
端子1と電源端子4及び接地端子5の間の夫々にピンチ
オフ効実用端子8を設けた以外は第1の実施例と同機の
構成を有しており、このピンチオフ抵抗は非通電時には
抵抗として働き、静電パルスを電源及び接地端子にバイ
パスする効果を、tた動作時にはピンチオフ効実用端子
8に電位が印加され、各端子が独立し、内部回路が所望
の働きをすることは先に述べた通りである。
のポリシリコン抵抗層7a、7bを一体化して小型化し
たもので、電源端子4と接地端子5との間のポリシリコ
ン抵抗層7eの表面の中央に設けた入力端子lと、入力
端子1と電源端子4及び接地端子5の間の夫々にピンチ
オフ効実用端子8を設けた以外は第1の実施例と同機の
構成を有しており、このピンチオフ抵抗は非通電時には
抵抗として働き、静電パルスを電源及び接地端子にバイ
パスする効果を、tた動作時にはピンチオフ効実用端子
8に電位が印加され、各端子が独立し、内部回路が所望
の働きをすることは先に述べた通りである。
なおポリシリコン抵抗層7eの代りに拡散抵抗層を用い
ても同じ効果を得ることができる。
ても同じ効果を得ることができる。
以上説明したように本発明は、各入出力端子に接続して
設けた静電保護素子と並列にピンチオフ抵抗を接続する
ことにより、製造工程における静電気による破壊を防ぎ
、ハンドリングを容易にするという効果を有する。
設けた静電保護素子と並列にピンチオフ抵抗を接続する
ことにより、製造工程における静電気による破壊を防ぎ
、ハンドリングを容易にするという効果を有する。
第1図は本発明の第1の実施例を説明するためブロック
図、第2図及び第3図は本発明の第1及び第2の実施例
を示す半導体チップの断面図、第4図及び第5図は本発
明のピンチオフ抵抗の結線状態を示すブロック図、第6
図は本発明の第3の実施例を示す半導体チップの断面図
、第7図は従来の半導体集積回路の一例を示すブロック
図、第8図はMO8型半導体集積回路に用いられる保護
素子の例を示す回路図である。 1・・・入力端子、2.2a、2b・・静電保護素子、
3・・・出力端子、4,4a・・・電源端子、5゜5a
・・・接地端子、6・・・内部回路、7・・・ピンチオ
フ抵抗、7a、7b、7e・・・ポリシリコン抵抗層、
7c、7d−−−拡散抵抗層、8,8a、8b−ピンチ
オフ効実用端子、9・・・フィールド酸化膜、1゜・・
・エピタキシャル層、11・・・絶縁層、12・・・シ
リコン基板、13・・・埋込層、21・・・Pチャネル
MO3FET、 22・・・NチャネルMO8FET、 1・・・P型ピンチオフ抵抗、 2・・・N型ピンチオ フ抵抗。
図、第2図及び第3図は本発明の第1及び第2の実施例
を示す半導体チップの断面図、第4図及び第5図は本発
明のピンチオフ抵抗の結線状態を示すブロック図、第6
図は本発明の第3の実施例を示す半導体チップの断面図
、第7図は従来の半導体集積回路の一例を示すブロック
図、第8図はMO8型半導体集積回路に用いられる保護
素子の例を示す回路図である。 1・・・入力端子、2.2a、2b・・静電保護素子、
3・・・出力端子、4,4a・・・電源端子、5゜5a
・・・接地端子、6・・・内部回路、7・・・ピンチオ
フ抵抗、7a、7b、7e・・・ポリシリコン抵抗層、
7c、7d−−−拡散抵抗層、8,8a、8b−ピンチ
オフ効実用端子、9・・・フィールド酸化膜、1゜・・
・エピタキシャル層、11・・・絶縁層、12・・・シ
リコン基板、13・・・埋込層、21・・・Pチャネル
MO3FET、 22・・・NチャネルMO8FET、 1・・・P型ピンチオフ抵抗、 2・・・N型ピンチオ フ抵抗。
Claims (1)
- 内部回路の入力端子と電源端子及び接地端子との間並び
に出力端子と電源端子及び接地端子との間の夫々にダイ
オード又はトランジスタからなる静電保護素子を有する
半導体集積回路において、前記静電保護素子と並列に接
続し動作時にピンチオフ効果を生ずる電位を印加できる
端子を設けたピンチオフ抵抗を備えたことを特徴とする
半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24318190A JPH04122056A (ja) | 1990-09-13 | 1990-09-13 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24318190A JPH04122056A (ja) | 1990-09-13 | 1990-09-13 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04122056A true JPH04122056A (ja) | 1992-04-22 |
Family
ID=17100029
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24318190A Pending JPH04122056A (ja) | 1990-09-13 | 1990-09-13 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04122056A (ja) |
-
1990
- 1990-09-13 JP JP24318190A patent/JPH04122056A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR0159451B1 (ko) | 반도체장치의 보호회로 | |
US5898206A (en) | Semiconductor device | |
JPH06196634A (ja) | 空乏制御型分離ステージ | |
US6570226B1 (en) | Device and circuit for electrostatic discharge and overvoltage protection applications | |
TW200403831A (en) | ESD protection circuit with active device | |
JP2576433B2 (ja) | 半導体装置用保護回路 | |
US6429491B1 (en) | Electrostatic discharge protection for MOSFETs | |
US20030043517A1 (en) | Electro-static discharge protecting circuit | |
JPH04122056A (ja) | 半導体集積回路 | |
US6583476B1 (en) | Electrostatic discharge protection for integrated semiconductor devices using channel stop field plates | |
US6414830B1 (en) | ESD protection circuit for integrated circuit with operating voltages exceeding power supply voltages | |
JPS62101067A (ja) | 入力保護装置 | |
JPH0258262A (ja) | 集積回路の静電放電防止用ダイオード | |
KR100290916B1 (ko) | 이에스디(esd) 보호회로 및 그의 제조 방법 | |
JP3114338B2 (ja) | 半導体保護装置 | |
JPH0478162A (ja) | 集積回路用保護装置 | |
KR970053847A (ko) | 반도체 장치용 정전기 방지회로 및 그 제조방법 | |
KR0158626B1 (ko) | 전원단자의 정전기 보호회로 | |
JPH01185971A (ja) | 絶縁ゲート型半導体装置 | |
JPH10223843A (ja) | 半導体装置の保護回路 | |
JPS6355871B2 (ja) | ||
JPH0362567A (ja) | 入力保護回路 | |
JPS62122164A (ja) | 入力保護回路 | |
JP2585633B2 (ja) | 半導体装置 | |
JPS62155548A (ja) | 半導体集積回路の静電保護回路素子 |