JPH04122056A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に入出力端子に接続
した静電保護素子を有する半導体集積回路に関する。

〔従来の技術〕

端子５との間の夫々に接続したダイオードからなる静電
保護素子２ａ、２ｂと、同様に内部回路６の出力端子３
と電源端子４及び接地端子５との間に接続した静電保護
素子２とを有して構成され、入力端子１または出力端子
３に印加される静電パルスを電源端子４又は接地端子５
にバイパスすることで内部回路６を静電気破壊から防い
でいる。

すなわち、例えば入力端子１に正の静電パルスが印加さ
れた場合、静電保護素子の立上り電圧的０．６Ｖ以上の
電圧は静電保護素子２ａを通り電源端子４へ抜ける。一
方負のパルスの場合、接地端子５に接続された静電保護
素子２ｂが導通して接地電位にクランプする。この結果
、正負いずれの静電パルスも静電保護素子を通じてバイ
パスされ、内部回路の破壊を防止する。

第８図はＭＯ３型半導体集積回路に用いられている静電
保護素子の例を示す回路図である。この回路も第７図に
示した静電保護素子と同様に正のパルスに対してはＰチ
ャネルＭＯＳＦＥＴ２１がオンし電源端子４へ、また負
のパルスに対してはＮチャネルＭＯＳＦＥＴ２２がオン
し接地端子５へそれぞれバイパスして内部回路を保護し
ている。

〔発明が解決しようとする課題〕

ところで、近年製造工程とくに組立選別工程における静
電破壊が重要視されている。すなわち、モールド封止し
た製品がハンドラー等の装置内をスライド中に帯電し、
その後金属との接触てパッケージに帯電した静電気が放
電し、集積回路を破壊してしまうという問題がある。

これは実装状態とは異なり、放電が入出力端１２と電源
端子４、接地端子５との間のみでなく、あらゆる端子間
で生じるためである。

しかしながら、従来の半導体集積回路は、ハンドリング
中の静電気の帯電・放電に対しては静電保護素子がその
機能を充分にはなせず内部回路の破壊を生ずるという問
題点があった。

〔課題を解決するための手段〕

本発明の半導体集積回路は、内部回路の入力端子と電源
端子及び接地端子との闇並びに出力端子と電源端子及び
接地端子との間の夫々にダイオード又はトランジスタか
らなる静電保護素子を有する半導体集積回路において、
前記静電保護素子と並列に接続し動作時にピンチオフ効
果を生ずる電位を印加できる端子を設けたピンチオフ抵
抗を備えている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を説明するためのブロッ
ク図である。

第１図に示すように、入力端子１及び出力端子３と電源
端子４との間並びに入力端子１及び出力端子３と接地端
子５との間の夫々に静電保護素子２が接続されており、
さらにピンチオフ抵抗７が各静電保護素子２の夫々と並
列に接続されている。

ピンチオフ抵抗７にはピンチオフ効果をもたらすピンチ
オフ効実用端子８が接続されており、ここに実使用時に
はピンチオフ効果をもたらす電位が供給される。

ここで、非動作時には入力端子１．出力端子３、電源端
子４．接地５のすべてがピンチオフ抵抗２を通じてつな
がっている。従って任意の端子間で放電を生じたとして
も、放電電流はピンチオフ抵抗２を通って流れるなめ内
部回路６の破壊を防止する。

第２図は本発明の第１の実施例を示す半導体チップの断
面図である。

第２図に示すように、シリコン基板１２上に設けたフィ
ールド酸化膜９を形成し、フィールド酸化膜９の上に不
純物をドープしたポリシリコン層を！！訳的に設けてポ
リシリコン抵抗層７ａ、７ｂを形成し、ポリシリコン抵
抗層７ａ、７ｂを含む表面に金属層を選択的に設けて入
力端子１．電源端子４．接地端子５．ピンチオフ効実用
端子８の夫々を設けてピンチオフ抵抗を構成する。

第３図は本発明の第２の実施例を示す半導体チップの断
面図である。

第３図に示すように、Ｐ型のシリコン基板１２の一生面
にＮ＋型の埋込層１３を設け、埋込層１３を含む表面に
Ｎ−型のエピタキシャル層１０を設ける。次に、エピタ
キシャル層１０を選択的に酸化してシリコン基板１２に
達するフィールド酸化膜９を設は素子形成領域を区画す
る。次に、素子形成領域内のエピタキシャル層１０の表
面に選択的にＰ型の拡散抵抗層７ｃ’、７ｄを設け、拡
散抵抗層７ｃ、７ｄを含む表面に設けた絶縁層１１に選
択的にコンタクト用の開口部を設け、開口部を含む表面
に金属層を堆積してパターニングし、入力端子１．電源
端子４．接地端子５．ピンチオフ効実用端子８の夫々を
設けてピンチオフ抵抗を構成する。

半導体集積回路の動作時には、このピンチオフ効実用端
子８はその効果を生み出す電位に接続される。すなわち
、第４図に示すように、ピンチオフ抵抗がＰ型ピンチオ
フ抵抗７１で形成されている場合は正電源へ、また、第
５図に示すように、Ｎ型ピンチオフ抵抗７２で形成され
る場合は負電位（最低電位）に接続される。

ここで、ピンチオフ抵抗の抵抗値は低いほどバイパス効
果は高なるが反面ピンチオフする電位は高くする必要が
生じる。例えば、Ｐ型拡散層を用い、３０μｍ幅Ｘ７．
５＋μｍ長さＸｏ、２６ｍ厚さで不純物濃度１　、７Ｘ
　１０１７ｃｍ−’の時には抵抗値的２５０Ω、ピンチ
オフ電圧５ｖのピンチオフ抵抗が得られる。

不純物濃度を上げることによりピンチオフ電圧は上昇し
、外部から別電源を導入する必要が生じるが抵抗値は下
げることができ、より良いバイパス効果を生み出す。動
作時には、ピンチオフ抵抗７はそれぞれピンチオフされ
、各々の入出力端子１．３と電源端子４および接地端子
５とは切りはなされる。従って内部回路６は、その回路
特性を発揮することが可能となる。

第６図は本発明の第３の実施例を示す半導体チップの断
面図である。

第６図に示すように、ポリシリコン抵抗層７ｅは第２図
のポリシリコン抵抗層７ａ、７ｂを一体化して小型化し
たもので、電源端子４と接地端子５との間のポリシリコ
ン抵抗層７ｅの表面の中央に設けた入力端子ｌと、入力
端子１と電源端子４及び接地端子５の間の夫々にピンチ
オフ効実用端子８を設けた以外は第１の実施例と同機の
構成を有しており、このピンチオフ抵抗は非通電時には
抵抗として働き、静電パルスを電源及び接地端子にバイ
パスする効果を、ｔた動作時にはピンチオフ効実用端子
８に電位が印加され、各端子が独立し、内部回路が所望
の働きをすることは先に述べた通りである。

なおポリシリコン抵抗層７ｅの代りに拡散抵抗層を用い
ても同じ効果を得ることができる。

〔発明の効果〕

以上説明したように本発明は、各入出力端子に接続して
設けた静電保護素子と並列にピンチオフ抵抗を接続する
ことにより、製造工程における静電気による破壊を防ぎ
、ハンドリングを容易にするという効果を有する。

【図面の簡単な説明】

第１図は本発明の第１の実施例を説明するためブロック
図、第２図及び第３図は本発明の第１及び第２の実施例
を示す半導体チップの断面図、第４図及び第５図は本発
明のピンチオフ抵抗の結線状態を示すブロック図、第６
図は本発明の第３の実施例を示す半導体チップの断面図
、第７図は従来の半導体集積回路の一例を示すブロック
図、第８図はＭＯ８型半導体集積回路に用いられる保護
素子の例を示す回路図である。 １・・・入力端子、２．２ａ、２ｂ・・静電保護素子、
３・・・出力端子、４，４ａ・・・電源端子、５゜５ａ
・・・接地端子、６・・・内部回路、７・・・ピンチオ
フ抵抗、７ａ、７ｂ、７ｅ・・・ポリシリコン抵抗層、
７ｃ、７ｄ−−−拡散抵抗層、８，８ａ、８ｂ−ピンチ
オフ効実用端子、９・・・フィールド酸化膜、１゜・・
・エピタキシャル層、１１・・・絶縁層、１２・・・シ
リコン基板、１３・・・埋込層、２１・・・Ｐチャネル
ＭＯ３ＦＥＴ、 ２２・・・ＮチャネルＭＯ８ＦＥＴ、 １・・・Ｐ型ピンチオフ抵抗、 ２・・・Ｎ型ピンチオ フ抵抗。

Claims (1)

【特許請求の範囲】
1. 内部回路の入力端子と電源端子及び接地端子との間並び
   に出力端子と電源端子及び接地端子との間の夫々にダイ
   オード又はトランジスタからなる静電保護素子を有する
   半導体集積回路において、前記静電保護素子と並列に接
   続し動作時にピンチオフ効果を生ずる電位を印加できる
   端子を設けたピンチオフ抵抗を備えたことを特徴とする
   半導体集積回路。